超低功耗FPGA平臺推動便攜發(fā)展

特性

優(yōu)點

增強邏輯單元結(jié)構(gòu)

邏輯單元使用靈活，集成簡便，高效邏輯映射支持13位寬度輸入功能（13-bit wide input function）以及任何4輸入查詢表（4-input LUT），或者由兩個3輸入查詢表組成的同級邏輯。每個邏輯單元有4個獨立輸出端和一個專用的帶使能端的D觸發(fā)器。

超低功耗工作模式 (VLP)

PolarPro FPGA器件能夠通過外部輸入控制管腳進入超低功耗工作模式(VLP)，該工作模式下PolarPro器件的典型維持電路通常小于10 µA。超低功耗工作模式下，輸入輸出端口狀態(tài)和內(nèi)部寄存器狀態(tài)都將得到保留。使用該功能可以有效節(jié)省器件的待機功耗。

靈活的時鐘樹網(wǎng)絡(luò)

芯片的每個象限區(qū)有5個時鐘樹，該設(shè)置允許在不同的象限區(qū)共同使用或者獨立使用時鐘信號，從而使硬件資源得到更有效的利用。

可編程輸入輸出端口

通用可編程輸入輸出端口帶有專用輸入輸出寄存器，并且有獨立的可編程輸入輸出頻率控制和可編程上拉、下拉以及弱電平保持功能。支持高達200MHz工作頻率的SSTL3、SSTL2、SSTL18、LVTTL以及LVCMOS接口標準，支持高達66MHz工作頻率的PCI 2.3接口標準。

可配置時鐘管理器(CCM)

靈活的時鐘生成和處理降低了時序控制的難度。提供1x、2x、4x、½x和¼x時鐘倍頻/分頻，以及90度、180度和270度時鐘相移?？膳渲脮r鐘管理器可以用來消除器件內(nèi)部路徑與外部PCB印刷電路板的引線延遲，從而提供系統(tǒng)內(nèi)部時鐘與外部時鐘的同步。可編程延遲線能夠以250ps為單位提供高達2.5ns的可編程時鐘延時。

直接支持DDR SDRAM輸入輸出

內(nèi)建DDR輸入輸出兼容低成本低功耗mobile DDR、 DDR I以及 DDR II SDRAM存貯器。

內(nèi)建大容量FIFO/RAM模塊

專用SRAM模塊（每個模塊容量為4,608比特，可以配置為128 x 36, 256 x 18 or 512 x 9 (深度x寬度)工作模式），簡化了FIFO設(shè)計和實現(xiàn)。

專用FIFO控制邏輯

毋需額外邏輯開銷的專用FIFO控制器確保了所實現(xiàn)FIFO的性能和硬件資源開銷。用戶可以通過簡單易用的RAM/FIFO定制界面迅速得到電路設(shè)計中需要使用的存貯器模塊實例。一個FIFO控制器可以控制高達8 Kbits存貯器。

小型化封裝

采用小型化封裝技術(shù)，對空間要求嚴格的應(yīng)用而言是理想選擇。