55nm創(chuàng)新工藝震動消費類終端ASIC設計服務市場

　　兼容65nm IP、功耗大幅降低堪比40nm，富士通半導體ASIC/COT業(yè)務部明年將推出兩套創(chuàng)新的55nm工藝模型，對成本、上市時間和功耗極其敏感的消費終端ASIC設計意義重大。

　　近日，在西安舉辦的2011中國半導體行業(yè)協會集成電路設計分會年會上，富士通半導體宣布其ASIC/COT業(yè)務部將在明年陸續(xù)推出兩套創(chuàng)新的55nm標準單元，可幫助中國便攜消費類終端IC設計公司以65nm的成本水平實現功耗大幅降低、性能堪比40nm工藝的設計，引起與會業(yè)內人士的高度關注，震撼全場。

　　據悉，富士通半導體這兩套新的55nm工藝是基于65nm技術而開發(fā)，可使客戶保護以往的投資。其中CS250L是基于對現有65nm后端工藝而優(yōu)化的全新標準單元、SRAM，可使整體功耗降低20%，芯片面積則節(jié)省15%左右。最大的特點是全套65nm IP不需要重新做移植，GDS可以直接可以使用。

　　另一個全新的55nm工藝制程CS250S是富士通半導體通過獲得Suvolta公司的授權后合作開發(fā)的。它是一項革命性的創(chuàng)新技術，通過全新設計的DDCTM晶體管，可以將現有65nm的功耗降低到原來的一半，而性能不受到任何影響，同時可很好地改善工藝生產造成的功耗波動。

　　這兩項技術的推出，對于既要提高性能和增加功能，又要實現超長續(xù)航能力的智能手機、平板電腦等便攜式消費類終端應用具有非凡的意義，且能實現快速上市并控制開發(fā)成本。

　　圖1：富士通半導體ASIC/COT部門最新的55nm低功耗工藝 CS250L和CS250S即將上市。

　　承前啟后：55nm工藝非常適合中國市場

　　低功耗的要求促使芯片設計者不得不追逐最新的40nm和28nm工藝，但這意味著巨大風險和投入，無論是工藝還是IP的投入和成熟度都在一定程度上阻礙了許多想法轉變成硅片。

　　據富士通半導體公司ASIC/COT產品線高級經理劉琿介紹，從2010年開始已在中國看到越來越多的40nm設計，其中不乏幾千萬門級的智能終端IC。但正像劉琿指出的，40nm工藝超過百萬美元的一次NRE費用讓人著實“傷不起”，加上IP方面不菲的投資以及整合驗證，使得項目風險很大。因此在40nm時代，與像富士通半導體這樣有實力的ASIC設計公司合作以降低風險和成本是越來越多IC公司的選擇。富士通半導體公司早在2008年就推出了40nm ASIC模型和工藝技術，并在繼續(xù)開發(fā)28nm ASIC模型。已將40nm以下的設計制造委托給臺積電，兩者在產品質量和設計技術方面都已能很好地協同，形成了戰(zhàn)略合作關系，成為富士通半導體的一種服務優(yōu)勢。

　　然而40nm工藝幾百萬美元的巨額投資和高風險還是令不少對成本非常敏感的消費類應用IC設計公司望而卻步，特別是實力本就不算強大的中國IC設計公司。但在蘋果iPad 2 A5處理器的“45nm召喚”下，中國廠商似乎不能停下追隨的步伐，想著如何迅速推出更高速度、更小占位面積、更低功耗的新一代IC，以便搶占市場先機。

　　如何以更低的投入最大化地利用主流的65nm工藝去設計產品是業(yè)界很多公司都在尋求的目標。富士通半導體即將推出的創(chuàng)新55nm工藝可以說恰逢其時，也使中國消費電子IC廠商又多了一種選擇，可不用急于往40nm節(jié)點冒進，在實現接近功耗的同時不僅能保護現有在65nm上的IP投資，而且NRE的費用仍像65nm一樣處于能承受的水平，因此非常適合中國的國情。