基于DSP和CPLD的光纖陀螺信號采集系統(tǒng)設(shè)計(jì)
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3 系統(tǒng)硬件結(jié)構(gòu)
系統(tǒng)主要由DSP芯片TMS320F2812、雙口RAMCY7C131，CPLD芯片EPM7128T1100、ADC芯片ADS8364以及傳感器信號調(diào)理電路組成。
DSP主要負(fù)責(zé)與上位機(jī)通信，以及和CPLD共同控制AD實(shí)現(xiàn)對多路光纖陀螺數(shù)據(jù)的采集，這里選用TI公司生產(chǎn)的TMS320F2812。該芯片專門為控制系統(tǒng)應(yīng)用而設(shè)計(jì)，它采用1．8 V的內(nèi)核電壓，具有3．3 V的外圍接口電壓，片內(nèi)存儲容量為18 KB SRAM，128 KB FLASH，最高主頻150 MHz，片內(nèi)集成有多種外設(shè)接口。
雙口RAM主要輸出數(shù)據(jù)采集指令并接收DSP傳送的陀螺值。選用的雙端口RAM型號為CY7C131，采用5 V供電，容量為1K×8 b，實(shí)際使用數(shù)據(jù)交換區(qū)為256×8 b。在256 B的存儲空間內(nèi)分為兩個(gè)數(shù)據(jù)區(qū)，一個(gè)數(shù)據(jù)區(qū)(A)存放上位機(jī)下發(fā)的指令信息，另一個(gè)數(shù)據(jù)區(qū)(B)存放采集的陀螺數(shù)據(jù)信息。由于控制DSP與上位機(jī)對雙口RAM的讀寫速度不同，為防止由于速度不匹配造成的讀寫沖突，在軟件中相應(yīng)的存儲區(qū)設(shè)置讀寫標(biāo)志位，通過此標(biāo)志位來確定雙端口RAM的讀寫狀態(tài)。
在本系統(tǒng)中，CPLD是一個(gè)重要的組成部分，由CPLD組成的邏輯控制模塊接收DSP傳送過來的動作命令，控制AD某通道進(jìn)行數(shù)據(jù)采集。這里選用Altera公司的EPM7128芯片。CPLD作為一個(gè)單獨(dú)的控制執(zhí)行結(jié)構(gòu)，通過編寫相應(yīng)VHDL代碼，即可生成相應(yīng)的操作電路，實(shí)現(xiàn)對各種輸入信號的鎖存、判斷和對控制信號的執(zhí)行。
A／D轉(zhuǎn)換芯片選用TI公司的高速、低功耗、六通道同步采樣的16 b轉(zhuǎn)換器ADS8364，可保證采樣精度達(dá)到12位以上。芯片內(nèi)部包含六個(gè)采樣保持器，可保證六路信號同時(shí)采樣；信號輸入范圍為0～5 V，最大轉(zhuǎn)換速度250K，可以滿足電位計(jì)、旋變信號采集速度和精度的要求。并且數(shù)字邏輯電平為3．3 V?？紤]到數(shù)據(jù)采集處理系統(tǒng)的采樣頻率一般較高，如果用DSP直接控制ADS8364的訪問，將占用DSP較多的資源，同時(shí)對DSP的實(shí)時(shí)性要求也較高。因此在本系統(tǒng)設(shè)計(jì)中，用CPLD實(shí)現(xiàn)ADS8364的接口控制電路。
陀螺模擬信號是-5～+5 V差分信號，通過信號調(diào)理，轉(zhuǎn)化到0～5 V之間。當(dāng)轉(zhuǎn)速低的時(shí)候，因受系統(tǒng)影響信號上有毛刺，需要進(jìn)行濾波，設(shè)計(jì)一個(gè)RC低通濾波電路去掉高頻干擾即可。
4 系統(tǒng)軟件流程
系統(tǒng)中DSP軟件代碼主要由兩部分組成：與上位機(jī)通信和對陀螺信號的采集。軟件開發(fā)在CCS3．1(Code Composer Studio)中進(jìn)行。TMS 320F2812的主程序流程如圖3所示。本文引用地址：http://butianyuan.cn/article/148954.htm
系統(tǒng)上電后，首先完成DSP中各個(gè)寄存器的初始化，包括配置RAM模塊，設(shè)置定時(shí)器、中斷等，然后系統(tǒng)進(jìn)入循環(huán)等待狀態(tài)。進(jìn)入中斷，首先對雙口RAM進(jìn)行查詢，監(jiān)測是否有采集指令下發(fā)，如果有，則啟動A／D，然后把數(shù)據(jù)通過雙口RAM傳給上位機(jī)，否則返回循環(huán)等待狀態(tài)。
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