一種嵌入式高性能比較器
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2.2 第二級比較器的結(jié)構(gòu)
比較器 2 與比較器1 的結(jié)構(gòu)基本相同，差別只是在第一級運(yùn)放的輸入和輸出之間加入了 開關(guān)。當(dāng)控制時(shí)鐘為低電平時(shí)，比較器輸出與異端輸入端接，進(jìn)行失調(diào)校準(zhǔn)。 假設(shè)開關(guān) S1,S2注入到電容上的電荷失配量為△Q ，C1=C2=C，則剩余的輸入失調(diào) / OS V ∝ ΔQ C 由此可見，增大C 可以減小剩余失調(diào)電壓，但是，增大C 會延長復(fù)位和輸出建立時(shí)間， 而且會增大面積，于是我們折中考慮，選取C=544.5fF[5]。這一級放大器的增益為13。
2.3 第三級比較器的結(jié)構(gòu)
該級比較器仍是由兩級運(yùn)放構(gòu)成。第一級運(yùn)放通過采用柵極交叉的弱正反饋結(jié)構(gòu)、優(yōu)化 管子的寬長比，提高了原有電路的增益，但其代價(jià)是減小了帶寬。本級放大器的增益為730。 第二級運(yùn)放使用鏡像電路形成單端輸出。
3 結(jié)果分析
3.1 整體仿真
本文所論及的比較器采用 SIMC 0.25μm CMOS 工藝模型，選取電源電壓為2.5V，時(shí)鐘 周期為250ns,并且使用Hspice 進(jìn)行瞬態(tài)仿真。設(shè)定Vref=1.25V，Vin 每50ns 變化一次，分別為1.2498V，1.2502V，1.25V，1.2502V，1.2498V，其中當(dāng)0～50ns 時(shí)鐘為高電平時(shí)，比 較器處于失調(diào)校準(zhǔn)階段。仿真圖4：
3.2 功耗分析
整個(gè)比較器的瞬態(tài)電流值見圖 5，由圖可知，在時(shí)鐘信號跳變時(shí)，會給瞬態(tài)電流一個(gè)較 大的沖擊，因此降低時(shí)鐘的轉(zhuǎn)換速率可降低功耗。同時(shí)功耗是電壓和電流的乘積，降低電源 電壓也能達(dá)到降低功耗的目的。綜合考慮，本設(shè)計(jì)采用占空比為1/5、周期為250ns 的時(shí)鐘 信號和2.5V 的電源電壓。另外，本設(shè)計(jì)結(jié)構(gòu)簡單，減少了有效MOS 管的數(shù)量，這也是降 低功耗的又一大因素。通過使用 Cadence 的計(jì)算工具的到平均電流為3.23μA，功耗為8μW。
4 結(jié)論
本文作者的創(chuàng)新點(diǎn)是，將六級比較器級聯(lián)，其中前三級是帶有柵極交叉正反饋的兩級運(yùn) 算放大器，將信號迅速放大，縮短建立時(shí)間；整個(gè)電路結(jié)構(gòu)簡單，所占面積??；經(jīng)過綜合考 慮，本設(shè)計(jì)采用了周期為250ns 的時(shí)鐘信號和2.5V 的電源電壓，大幅度的減低功耗；引入 了輸入失調(diào)校準(zhǔn)（IOS）、輸出失調(diào)校準(zhǔn)（OOS）混合的校準(zhǔn)技術(shù)和自清零技術(shù)，提高比較 器精度。該比較器滿足嵌入式10bit 逐次逼近A/D 轉(zhuǎn)換器高精度、中速、低功耗的性能要求。本文引用地址：http://butianyuan.cn/article/152113.htm linux操作系統(tǒng)文章專題:linux操作系統(tǒng)詳解（linux不再難懂）
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