基于增強(qiáng)并行口EPP的便攜式高速數(shù)據(jù)采集系統(tǒng)

２ ＡＤ１６７１控制及采集系統(tǒng)工作原理

圖３是ＡＤ１６７１的ＡＤ轉(zhuǎn)換時序圖。

ＡＤ１６７１在Ｅｎｃｏｄｅ信號上升沿開始Ａ／Ｄ轉(zhuǎn)換，Ｄａｖ信號在本次轉(zhuǎn)換完成前一定時間變低，直到Ｄａｖ出現(xiàn)上升沿表示本次轉(zhuǎn)換結(jié)束。為防止數(shù)字噪聲耦合帶來的誤差，Ｅｎｃｏｄｅ信號應(yīng)在Ｄａｖ信號變低后５０ｎｓ內(nèi)變低。系統(tǒng)中通過８２５４計數(shù)器對晶振進(jìn)行分頻來給ＡＤ１６７１提供Ｅｎｃｏｄｅ信號，以滿足其工作時序的需要。系統(tǒng)原理圖如圖４所示。系統(tǒng)初始化時，向８２５４的Ｃｌｏｃｋ０寫入計數(shù)值，由此可以靈活改變采樣間隔，同時寫入Ｃｌｏｃｋ１的計數(shù)值用來控制采樣的個數(shù)。晶振采用５ＭＨｚ有源四腳晶振，Ｄ觸發(fā)器實現(xiàn)觸發(fā)功能，系統(tǒng)工作原理如下：

系統(tǒng)初始化完成后，經(jīng)地址譯碼器產(chǎn)生Ａｄｄ２信號，使Ｄ觸發(fā)器狀態(tài)翻轉(zhuǎn)，由低變到高，８２５４計數(shù)使能端Ｇａｔｅ０、Ｇａｔｅ１變高，８２５４開始方式２的計數(shù)。當(dāng)Ｃｌｏｃｋ０的計數(shù)時間到時，發(fā)出一個寬度為一時鐘周期的負(fù)脈沖，經(jīng)反向送入Ｅｎｃｏｄｅ，啟動ＡＤ１６７１進(jìn)行Ａ／Ｄ轉(zhuǎn)換。一次轉(zhuǎn)換結(jié)束，利用Ｄａｖ信號將轉(zhuǎn)換的數(shù)據(jù)寫入ＩＤＴ７２０２，同時Ｃｌｏｃｋ１計數(shù)一次。當(dāng)Ｃｌｏｃｋ１計數(shù)時間到后，發(fā)出一個脈沖，用來實現(xiàn)對Ｄ觸發(fā)器的清零，使Ｇａｔｅ０、Ｇａｔｅ１變低，停止ＡＤ１６７１轉(zhuǎn)換，完成一次系統(tǒng)的采集工作。

３ ＦＩＦＯ與ＥＰＰ的接口電路

圖５是ＥＰＰ與ＩＤＴ７２０２的接口電路。

此電路是基于ＥＰＰ１．９設(shè)計的。ｎＤａｔａＳＴＢ與ｎＡｄｄＳＴＢ組合產(chǎn)生ｎＷａｉｔ回送信號，實現(xiàn)連鎖握手。方案中分別用數(shù)據(jù)讀周期、地址讀周期對１＃ＦＩＦＯ、２＃ＦＩＦＯ進(jìn)行讀取。ＥＰＰ模式設(shè)定后，對ＦＩＦＯ存儲器的讀取非常簡單。通過產(chǎn)生一個單Ｉ／Ｏ讀指令到“基址＋４”，ＥＰＰ控制器就會產(chǎn)生所需的選通信號，用ＥＰＰ數(shù)據(jù)讀周期傳送數(shù)據(jù)。對“基址＋３”的Ｉ／Ｏ操作，可產(chǎn)生地址周期信號。

Ｃ語言指令如下：

讀一個字節(jié)數(shù)據(jù)：Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋４）；

讀一個字節(jié)地址： Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋３）；

實際應(yīng)用中ＦＩＦＯ的存取時間達(dá)到ｎｓ 級，ＥＰＰ的速度也接近ＩＳＡ總線的速率。上述接口電路屬于高頻，電路設(shè)計要注意消除干擾。ＦＩＦＯ的讀寫信源應(yīng)盡量靠近ＦＩＦＯ，沒用到的數(shù)據(jù)輸入端應(yīng)接地或ＶＣＣ等。