一種基于稀疏矩陣的多核并行擾碼方法

摘要：針對(duì)多核環(huán)境中高速無(wú)線信號(hào)的加擾、解擾，提出了一種基于稀疏矩陣的多核并行擾碼方法。首先對(duì)輸入信號(hào)進(jìn)行串／并轉(zhuǎn)換，并將各路信號(hào)分別送入對(duì)應(yīng)的處理器核；考慮基于稀疏矩陣的并行擾碼生成器，在單個(gè)處理器核內(nèi)，將其生成的偽隨機(jī)碼與輸入信號(hào)進(jìn)行模二加運(yùn)算，得到單路信號(hào)的擾碼輸出；最后將多路并行的擾碼輸出變換為串行輸出。運(yùn)算量分析結(jié)果表明，采用IEEE 802．11n中的擾碼生成多項(xiàng)式，與普通矩陣乘法實(shí)現(xiàn)的多核并行擾碼方法相比，基于稀疏矩陣的多核并行擾碼方法，其運(yùn)算量降低了一個(gè)數(shù)量級(jí)。
關(guān)鍵詞：稀疏矩陣；多核；并行擾碼；運(yùn)算量

0 引言
無(wú)線通信速率的不斷提高，要求無(wú)線通信設(shè)備的處理速度不斷提高。未來(lái)無(wú)線通信設(shè)備處理速度的提高不僅依賴于單處理器處理速度的提高，更主要是依賴于片上處理器核數(shù)量的增加。因而，多核處理器被廣泛應(yīng)用在無(wú)線通信信號(hào)處理中。
加擾、解擾是無(wú)線通信信號(hào)處理中的重要環(huán)節(jié)。隨著無(wú)線通信速率的提高，串行擾碼對(duì)硬件處理速度的要求越來(lái)越高。針對(duì)高速信號(hào)的加擾、解擾，串行擾碼不再適用。因此，文獻(xiàn)提出了矩陣法實(shí)現(xiàn)的并行擾碼方法，首先將串行的高速信號(hào)轉(zhuǎn)換為并行的低速信號(hào)，再利用擾碼生成器產(chǎn)生的多個(gè)并行相位，同時(shí)對(duì)輸入并行信號(hào)進(jìn)行擾碼處理。其中，擾碼生成器是基于線性反饋移位寄存器的狀態(tài)轉(zhuǎn)移矩陣實(shí)現(xiàn)的。文獻(xiàn)提出了用查表法實(shí)現(xiàn)的并行擾碼方法，并行擾碼的步驟與文獻(xiàn)一致，但其擾碼生成器是基于偽隨機(jī)序列存儲(chǔ)表實(shí)現(xiàn)的。與用矩陣法實(shí)現(xiàn)的并行擾碼方法相比，該方法的運(yùn)算量小，存儲(chǔ)量大。文獻(xiàn)改進(jìn)了并行擾碼方法的FPGA結(jié)構(gòu)，在該結(jié)構(gòu)中，各路并行擾碼輸出的路徑時(shí)延均僅由一個(gè)D觸發(fā)器和一個(gè)異或門構(gòu)成，該結(jié)構(gòu)對(duì)高速信號(hào)處理具有很強(qiáng)的適應(yīng)性。在文獻(xiàn)的基礎(chǔ)上，文獻(xiàn)進(jìn)一步改進(jìn)了并行擾碼的FPGA結(jié)構(gòu)，
與文獻(xiàn)的結(jié)構(gòu)相比，在保證輸出路徑時(shí)延不變的條件下，該結(jié)構(gòu)減少了寄存器的使用數(shù)量。
針對(duì)多核環(huán)境中的高速無(wú)線信號(hào)，本文提出一種基于稀疏矩陣的多核并行擾碼方法。該方法應(yīng)用稀疏矩陣的存儲(chǔ)及運(yùn)算，產(chǎn)生了并行輸出的偽隨機(jī)碼，并實(shí)現(xiàn)了多核的并行加擾、解擾。

1 系統(tǒng)模型
基于稀疏矩陣的多核并行擾碼無(wú)線收發(fā)機(jī)通信鏈路如圖1所示。發(fā)射機(jī)對(duì)比特流b(i)進(jìn)行基于稀疏矩陣的多核并行加擾，具體步驟為：首先對(duì)輸入信號(hào)進(jìn)行串／并轉(zhuǎn)換，將N路信號(hào)分別送入對(duì)應(yīng)序號(hào)的處理器核，在單個(gè)處理器核內(nèi)，對(duì)輸入信號(hào)進(jìn)行加擾處理；然后將N路并行擾碼輸出經(jīng)過(guò)并／串轉(zhuǎn)換得到d(i)。d(i)經(jīng)過(guò)調(diào)制，產(chǎn)生發(fā)射信號(hào)s(t)。發(fā)射信號(hào)經(jīng)過(guò)無(wú)線信道到達(dá)接收機(jī)。接收機(jī)對(duì)接收信號(hào)r(t)進(jìn)行信道均衡，得到發(fā)射信號(hào)s(t)的估計(jì)值；然后解調(diào)得到比特流d(i)的估計(jì)值；最后經(jīng)過(guò)基于稀疏矩陣的多核并行解擾恢復(fù)出比特流b(i)的估計(jì)值。多核的并行解擾步驟與加擾步驟類似，這里不再贅述。