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基于MPSoC的以太網(wǎng)接口設(shè)計(jì)與實(shí)現(xiàn)

作者: 時間:2012-03-09 來源:網(wǎng)絡(luò) 收藏

3 實(shí)驗(yàn)結(jié)果
該硬件結(jié)構(gòu)在Xilinx M525開發(fā)板上驗(yàn)證,F(xiàn)PGA芯片型號為Virtex-5 XC6VLX550T,其中芯片邏輯資源為207360,存儲資源為11.39 MB,寄存器資源為207 360,系統(tǒng)硬件在FPGA中資源占用如表1所示。

本文引用地址:http://butianyuan.cn/article/155185.htm

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表1是系統(tǒng)通過ModelSim功能仿真后,在Xilinx ISE工具上綜合后的結(jié)果,綜合頻率高達(dá)245.562 MHz。在系統(tǒng)運(yùn)行中,控制器IP核時鐘工作頻率在125MHz,系統(tǒng)時鐘頻率為100MHz。通過仿真和FPGA下載驗(yàn)證后,通訊時鐘周期統(tǒng)計(jì)如表2所示。

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通過表2可以看出,在完成兩種協(xié)議轉(zhuǎn)換和跨時鐘數(shù)據(jù)傳輸中,通訊響應(yīng)時間短,且具有實(shí)時和穩(wěn)定傳輸,避免了異步時鐘在數(shù)據(jù)傳輸中的效率問題。
實(shí)驗(yàn)測試,把FPGA開發(fā)板與PC機(jī)通過網(wǎng)線連接,如圖6所示。在PC機(jī)上編寫軟件程序,用于發(fā)送和接收硬件系統(tǒng)數(shù)據(jù),通過修改數(shù)據(jù)文件,測試不同深度的數(shù)據(jù)傳輸。比較發(fā)送數(shù)據(jù)和接收數(shù)據(jù)文件,判斷傳輸誤碼率。

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實(shí)驗(yàn)測試了不同文件大小的數(shù)據(jù)傳輸需要時間,統(tǒng)計(jì)結(jié)果如圖7所示。測試結(jié)果,發(fā)送與接收文件數(shù)據(jù),與預(yù)期結(jié)果一致。通訊時間與數(shù)據(jù)文件大小近似于線性關(guān)系,且傳輸時間短。模塊為承擔(dān)網(wǎng)絡(luò)數(shù)據(jù)通訊,提供了實(shí)時和高吞吐率的通訊速度。此外,以太網(wǎng)模塊可以用于系統(tǒng)單模塊集成調(diào)試傳輸源數(shù)據(jù),提高驗(yàn)證效率。以太網(wǎng)接口模塊也可以應(yīng)用于通訊網(wǎng)絡(luò),系統(tǒng)數(shù)據(jù)與網(wǎng)絡(luò)通訊信息的交換。

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4 結(jié)束語
研究了以太網(wǎng)在中的數(shù)據(jù)通訊,解決了系統(tǒng)在網(wǎng)路通訊中的實(shí)時和高吞吐率的數(shù)據(jù)傳輸瓶頸。通過該接口與多核系統(tǒng)通訊,可以完成局域網(wǎng)到廣域網(wǎng)數(shù)據(jù)信息傳遞。


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