基于DDS的勵磁恒流源設(shè)計

2．1 基于FPGA的DDS電路
2．1．1 相位累加器
對于利用FPGA設(shè)計DDS信號源，相位累加器是決定DDS電路性能的一個關(guān)鍵部分。相位累加器是由N位累加器和N位寄存器級聯(lián)構(gòu)成，每來一個時鐘脈沖，相位寄存器采樣上個時鐘周期內(nèi)相位累加器的值與頻率控制字K之和，并作為相位累加器在這一時鐘周期的輸出。由式(2)可知，相位累加器的位數(shù)N越大，得到的頻率分辨率越小，但在較高的工作頻率下，會產(chǎn)生較大的延時不能滿足速度的要求。在時序電路中，通常采用流水線技術(shù)來提高速度，代價是增加寄存器的數(shù)量，多占了FPGA的資料。綜合考慮，采用32位累加器，四級流水線結(jié)構(gòu)。
2．1．2 相位-幅度變換器
相位-幅度變換器是由ROM構(gòu)成，它把相位累加器的輸出的數(shù)字相位信息變換成正弦波值。在FPGA中，ROM一般是由EAB來實現(xiàn)，并且ROM表的尺寸與地址位數(shù)或數(shù)據(jù)位數(shù)成指數(shù)增加的關(guān)系，因此相位-幅度轉(zhuǎn)換器的設(shè)計是影響DDS性能的另一個關(guān)鍵，在滿足信號設(shè)計指標(biāo)要求的前提下，主要在于減少資源開銷。考慮到本設(shè)計只需要輸出正弦信號，正弦波信號關(guān)于點(π，0)奇對稱，只需存儲1／2周期的波形數(shù)據(jù)，又根據(jù)在左半周期內(nèi)，波形關(guān)于直線x=π／2成偶對稱，因此只需要存儲1／4周期的正弦函數(shù)值，就可以通過適當(dāng)?shù)淖儞Q得到整個正弦碼表，這樣可以節(jié)約3／4的資源。
2. 2 低通濾波模塊
DDS有一個明顯的缺點，即輸出頻率越接近Nyquist帶寬的高端，采樣點數(shù)越少，其輸出的雜散干擾就越大。輸出波形具有大量的諧波分量和系統(tǒng)時鐘干擾。為得到所需頻段內(nèi)的信號，需要在DDS輸出端加一濾波器來實現(xiàn)，而低通濾波器能較好地濾除雜波，平滑信號，所以低通濾波器的設(shè)計尤為重要，濾波特性的優(yōu)劣對輸出信號的性能起重要的影響。
為取得較好的濾波效果，濾波器采用了由四選一模擬開關(guān)和精密運算放大器分段濾波的方式：采用巴特沃斯有源低通濾波器，該濾波器通帶內(nèi)幅度很平坦，濾波電路為二階巴特沃斯低通濾波電路，濾波器頻段參數(shù)的選擇由FPGA輸出的控制信號nINH，S0，S1控制模擬開關(guān)的選通實現(xiàn)。

2．3 幅度控制
本設(shè)計幅度控制電路采用調(diào)節(jié)DAC參考電壓的數(shù)字化控制方法，采用兩個D／A級聯(lián)的方式，數(shù)模轉(zhuǎn)換器DAC2采用外部可變基準源，通過改變基準源的值來改變輸出的滿幅度電流值，該可變基準源通過DAC1產(chǎn)生。DAC1的基準電壓采用輸出電壓為1．25 V精密電壓基準芯片提供，設(shè)DAC1的幅度輸出字為N1，則DAC1的參考電壓為

設(shè)DAC2的數(shù)字輸入字為N2，則經(jīng)電流／電壓轉(zhuǎn)換后的輸出電壓為