高速數(shù)字電路的信號(hào)完整性與電磁兼容性設(shè)計(jì)

摘要：在現(xiàn)代高速數(shù)字電路設(shè)計(jì)中，信號(hào)完整性和電磁兼容性是設(shè)計(jì)中非常重要的問(wèn)題。只有很好地控制串?dāng)_、地彈、振鈴、阻抗匹配、退耦等電磁兼容因素，才能設(shè)計(jì)出成功的電路。模擬電路原理在高速數(shù)字電路設(shè)計(jì)的分析和應(yīng)用中發(fā)揮著很大的作用。本文較詳細(xì)地解釋了高速數(shù)字電路設(shè)計(jì)中上述電磁兼容問(wèn)題的產(chǎn)生原因以及解決方法，最后給出了一個(gè)實(shí)際設(shè)計(jì)的仿真實(shí)例來(lái)說(shuō)明以上現(xiàn)象。
關(guān)鍵詞：高速數(shù)字電路；信號(hào)完整性；電磁兼容性；EDA仿真

引言
縱觀電子行業(yè)的發(fā)展，1992年只有40％的電子系統(tǒng)工作在30 MHz以上，而且器件多使用DIP、PLCC等體積大、引腳少的封裝形式；到1994年，已有50％的設(shè)計(jì)達(dá)到了50 MHz的頻率，采用PGA、QFP、RGA等封裝的器件越來(lái)越多；1996年之后，高速設(shè)計(jì)在整個(gè)電子設(shè)計(jì)領(lǐng)域所占的比例越來(lái)越大，100 MHz以上的系統(tǒng)已隨處可見(jiàn)，采用CS(線焊芯片級(jí)BGA)、FG(線焊腳距密集化BGA)、FF(倒裝芯片小間距BGA)、BF(倒裝芯片BGA)、BG(標(biāo)準(zhǔn)BGA)等各種BGA封裝的器件大量涌現(xiàn)，這些體積小、引腳數(shù)已達(dá)數(shù)百甚至上千的封裝形式已越來(lái)越多地應(yīng)用到各類高速、超高速電子系統(tǒng)中。
從IC芯片的發(fā)展及封裝形式來(lái)看，芯片體積越來(lái)越小、引腳數(shù)越來(lái)越多；同時(shí)，由于近年來(lái)IC工藝的發(fā)展，使得其速度也越來(lái)越高。這就帶來(lái)了一個(gè)問(wèn)題，即電子設(shè)計(jì)的體積減小導(dǎo)致電路的布局布線密度變大，而同時(shí)信號(hào)的頻率還在提高，從而使得如何處理高速信號(hào)問(wèn)題成為一個(gè)設(shè)計(jì)能否成功的關(guān)鍵因素。隨著電子系統(tǒng)中邏輯復(fù)雜度和時(shí)鐘頻率的迅速提高，信號(hào)邊沿不斷變陡，印刷電路板的線跡互連和板層特性對(duì)系統(tǒng)電氣性能的影響也越發(fā)重要。對(duì)于低頻設(shè)計(jì)，線跡互連和板層的影響可以不考慮，但當(dāng)頻率超過(guò)50 MHz時(shí)，互連關(guān)系必須考慮，而在評(píng)定系統(tǒng)性能時(shí)還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設(shè)計(jì)必須面對(duì)互連延遲引起的時(shí)序問(wèn)題以及串?dāng)_、傳輸線效應(yīng)等信號(hào)完整性(Signal Integrity，SI)問(wèn)題。
當(dāng)硬件工作頻率增高后，每一根布線網(wǎng)絡(luò)上的傳輸線都可能成為發(fā)射天線，對(duì)其他電子設(shè)備產(chǎn)生電磁輻射或與其他設(shè)備相互干擾，從而使硬件時(shí)序邏輯產(chǎn)生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標(biāo)準(zhǔn)提出了解決硬件實(shí)際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。

1 高速數(shù)字電路設(shè)計(jì)的幾個(gè)基本概念
在高速數(shù)字電路中，由于串?dāng)_、反射、過(guò)沖、振蕩、地彈、偏移等信號(hào)完整性問(wèn)題，本來(lái)在低速電路中無(wú)需考慮的因素在這里就顯得格外重要；另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構(gòu)越來(lái)越復(fù)雜，電磁兼容性也變成了一個(gè)不能不考慮的問(wèn)題。
要解決高速電路設(shè)計(jì)的問(wèn)題，首先需要真正明白高速信號(hào)的概念。高速不是就頻率的高低來(lái)說(shuō)的，而是由信號(hào)的邊沿速度決定的，一般認(rèn)為上升時(shí)間小于4倍信號(hào)傳輸延遲時(shí)可視為高速信號(hào)。即使在工作頻率不高的系統(tǒng)中，也會(huì)出現(xiàn)信號(hào)完整性的問(wèn)題。這是由于隨著集成電路工藝的提高，所用器件I／O端口的信號(hào)邊沿比以前更陡更快，因此在工作時(shí)鐘不高的情況下也屬于高速器件，隨之帶來(lái)了信號(hào)完整性的種種問(wèn)題。

2 高速數(shù)字電路設(shè)計(jì)的基本要求
在PCB設(shè)計(jì)中，電磁兼容性的分析也離不開(kāi)布線網(wǎng)絡(luò)本身的信號(hào)完整性，主要分析實(shí)際布線網(wǎng)絡(luò)可能產(chǎn)生的電磁輻射和電磁干擾，以及電路板本身抵抗外部電磁干擾的能力，并且依據(jù)設(shè)計(jì)者的要求提出布局和布線時(shí)抑制電磁輻射和干擾的規(guī)則，作為整個(gè)PCB設(shè)計(jì)過(guò)程的指導(dǎo)原則。電磁輻射分析主要考慮PCB板與外部接口處的電磁輻射、PCB板中電源層的電磁輻射以及大功率布線網(wǎng)絡(luò)動(dòng)態(tài)工作時(shí)對(duì)外的輻射問(wèn)題。對(duì)于高速數(shù)字電路設(shè)計(jì)，尤其是總線上數(shù)字信號(hào)速率高于50 MHz時(shí)，以往采用集總參數(shù)的數(shù)學(xué)模型來(lái)分析EMC／EMI特性顯得無(wú)能為力，設(shè)計(jì)者們更趨向于采用分布離散參數(shù)的數(shù)學(xué)模型做布線網(wǎng)絡(luò)的傳輸線分析(TALC)。對(duì)于多塊PCB板通過(guò)總線連接而成的電子系統(tǒng)，還必須分析不同PCB板之間的電磁兼容性能。
針對(duì)高速數(shù)字電路設(shè)計(jì)中的電磁兼容性和信號(hào)完整性問(wèn)題，在進(jìn)行高速PCB板設(shè)計(jì)時(shí)需要從以下一些方面進(jìn)行考慮。