高速數字電路的信號完整性與電磁兼容性設計

用圖1所示的理想傳輸線模型來分析與信號反射有關的重要參數。圖中，理想傳輸線L被內阻為R0的數字信號驅動源VS驅動，傳輸線的特性阻抗為Z0，負載阻抗為RL。
負載端阻抗與傳輸線阻抗不匹配會在負載端(B點)反射一部分信號回源端(A點)，反射電壓信號的幅值由負載反射系數ρL決定：

式中ρL稱為負載電壓反射系數，它實際上是反射電壓與入射電壓之比。
由式(1)可見，-1≤ρL≤+l，且當RL=Z0時，ρ1=O，這時就不會發(fā)生反射。即只要根據傳輸線的特性阻抗進行終端匹配，就能消除反射。從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可正可負。當RLZ0時，ρLO，處于過阻尼狀態(tài)，反射波極性為負；當RL>Z0時，ρL>O，處于欠阻尼狀態(tài)，反射波極性為正。
當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數ρS決定：

傳輸線的端接通常采用兩種策略：負載端并行端接匹配、源端串行端接匹配。只要負載反射系數或源反射系數二者任一為零，反射都將被消除。并行端接在信號能量反射回源端之前在負載端消除反射，即使ρ1=O，消除一次反射，這樣可以減小噪聲、電磁干擾(EMI)及射頻干擾(RFI)；串行端接則是在源端消除由負載端反射回來的信號，即使ρS=O和ρL=1(負載端不加任何匹配)，只是消除二次反射，在發(fā)生電平轉移時，源端信號會出現持續(xù)時間為2TD(TD為信號源端到終端的傳輸延遲)的半波波形，這意味著沿傳輸線不能加入其他信號輸入端，因為在上述2TD時間內會出現不正確的邏輯態(tài)。兩種端接策略各有其優(yōu)缺點，不過由于并行端接的匹配網絡需要與電源連接，使用較為復雜；串行端接只需要在信號源端串入一個電阻，消耗功率小而且易于實現，有較大的實際工程應用價值，所以被廣泛采用。
2．2 防止地彈
當PCB板上的眾多數字信號同步進行切換時(如CPU的數據總線、地址總線等)，由于電源線和地線上存在阻抗，會產生同步切換噪聲(Sim-tl ltaneous Switch Noise，SSN)。與此同時，由于芯片封裝電感的存在，在電路同步切換過程中形成的大電流涌動會引起地平面的反彈噪聲(簡稱為地彈)，這樣在真正的地平面(0 V)上就要產生電壓的波動和變化，這個噪聲會影響其他元器件的動作。
SSN和地彈的強度也取決于集成電路的I／O特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式，負載電容的增大、負載電阻的減小、地電感的增大、同時開關器件數目的增加均會導致地彈的增大。在高速PCB電路設計中可以采取以下一些基本措施來減小SSN和地彈的影響：
①降低輸出翻轉速度。一些新的總線驅動器件采用內嵌的電路設計，在對傳輸延時影響最小的前提下，降低翻轉速度。
②采用分離的專門參考地。分離的參考地由于電流很小，地反射現象會大大減小。分離地的芯片要注意使每個地線能夠有直接到地平面的最短路徑。
③降低系統(tǒng)供給電源的電感。高速電路設計中要求使用單獨的電源層，并讓電源層和地平面盡量接近。
④降低芯片封裝中的電源和地引腳的電感。比如增加電源／地的引腳數目，減短引線長度，盡可能采用大面積鋪銅。
⑤增加電源和地的互感。要讓電源和地的引腳成對分布，并盡量靠近。
⑥給系統(tǒng)電源增加旁路電容，這些電容可以給高頻的瞬變交流信號提供低電感的旁路，而變化較慢的信號仍然走系統(tǒng)電源回路。
2．3 減小串擾
PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。
串擾電壓的大小與兩線的間距成反比，與兩線的平行長度成正比，但不存在倍數關系。在實際高速電路中進行布線時，當布線空間較小或布線密度較大時，應慎重對待信號線之間的串擾問題，高頻信號線對與其相鄰的信號線的串擾可能會導致門級的誤觸發(fā)，這樣的問題在電路調試的過程中是很難被發(fā)現并妥善解決的。
隨著干擾源信號頻率的增加，被干擾對象上的串擾幅值也隨之增加；信號的上升／下降時間或邊沿變化(上升沿和下降沿)對串擾的影響更大，邊沿變化越快，串擾越大。
由于在現代高速數字電路的設計中，具有快速上升時間的器件的應用越來越廣泛，因此對于這類器件，即使其信號頻率不高，在布線時也應認真對待，以防止產生過大的串擾。
傳輸線與地平面的距離(即傳輸線與地平面之間的電介質層的厚度)對串擾的影響很大。對于同一布線結構，當電介質層的厚度增加一倍時，串擾明顯加大。對于同樣的電介質層厚度，帶狀傳輸線的串擾要小于微帶傳輸線的串擾，由此可知，地平面對不同結構的傳輸線的影響也是不同的。因此在高速電路布線時，如帶狀傳輸線的阻抗控制能夠滿足要求，那么使用帶狀傳輸線可以比使用微帶傳輸線獲得更好的串擾抑制效果。
因此，在高速PCB板的布局布線中，可以注意以下方面，從而達到減小串擾的目的：
①加大線間距，減小線平行長度，必要時可以以jog方式走線，即對于平行長度很長的兩根信號線，在布線時可以間斷式地將間距拉開，這樣既可以節(jié)省緊張的布線資源，又可以有效地抑制串擾；
②高速信號線在滿足條件的情況下，加入端接匹配可以減小或消除反射，從而減小串擾；
③對于微帶傳輸線和帶狀傳輸線，將走線高度限制在高于地線平面10 mil(1 000 mil=25．4 mm)以內，可以顯著減小串擾；
④在布線空間允許的條件下，在串擾較嚴重的兩條線之間插入一條地線，可以起到隔離的作用，從而減小串擾。
⑤在同一傳輸線的布線過程中，盡量減少過孔的使用，因為過孔的存在對傳輸線的特征阻抗會有較大的影響。
⑥在PCB布局布線設計中，盡量將連線較緊密的器件相互靠近，減小傳輸線的連線長度，同時還要利用時鐘線的隔離、差分線對的等長、數據／地址總線的菊花連接方式等能帶來較好信號完整性結果的措施。
2．4 降低電磁干擾
電磁干擾主要分為傳導干擾和輻射干擾兩大類，只要切斷干擾源的產生源頭和傳播路徑就能使電子設備符合電磁兼容性的要求。在PCB板的實際設計中，要注意以下幾個方面的問題：
①在實際設計中建議使用實體地和電源層，避免電源和地被分割，這種分割可能導致復雜的電流環(huán)路。電流環(huán)路越大輻射也越大，所以必須避免任何信號，尤其是時鐘信號，在分割地上布線。
②將時鐘驅動器布局在電路板中心位置而不是外圍。將時鐘驅動器放置在電路板外圍會增加磁偶極矩(magnetic dipole moment)。
③為了進一步降低頂層時鐘信號線的EMI，最好在時鐘線兩側并行布上地線。當然，最好將時鐘信號布在地層與電源層之間的內部信號層上。
④時鐘信號使用4～8 mil的布線寬度，由于窄的信號線更容易增加高頻信號衰減，并降低信號線之間的電容性耦合。
⑤由于直角布線會增加布線電容并增加阻抗的不連續(xù)性，從而導致信號劣化，所以應該盡量避免直角布線和T型布線。
⑥盡量滿足阻抗匹配。絕大多數情況下，阻抗不匹配會引起反射，而且信號完整性也主要取決于阻抗匹配。
⑦時鐘信號布線不能與其他信號線并行走得太長，否則會產生串擾從而導致EMI增大。一個較好的辦法是確保這些線之間的間距不小于線寬。