基于低噪音單芯片高頻分頻器的PLL設(shè)計(jì)

圖2所示為一個(gè)標(biāo)準(zhǔn)的頻率乘法器。它的原理是：將一個(gè)穩(wěn)定的頻率源送入非線性的電路中，然后選擇性地產(chǎn)生想要的諧波輸出。這一輸出經(jīng)過(guò)嚴(yán)格的濾波，然后通過(guò)線性放大器重新放大，進(jìn)行損失補(bǔ)償。
由于諧波級(jí)數(shù)越高其輸出越低，為了將頻率從一個(gè)低階的參考源(如晶振)升高到微波頻率，我們需要多級(jí)電路。這就是頻率乘法器的缺點(diǎn)，它常常使設(shè)計(jì)變得非常復(fù)雜而且昂貴，且效率卻很低。另一方面，乘法器也有其優(yōu)點(diǎn)，那便是它幾乎可以達(dá)到任何想要的高頻。

　　低成本的高頻PLL

　　新一代的低噪音高頻單芯片分頻器為RF設(shè)計(jì)者提供了一種低成本的高性能解決方案，可用來(lái)取代頻率乘法器。采用Zarlink提供的13.5GHz分頻器，設(shè)計(jì)者可通過(guò)成本較低的鎖相環(huán)(PLL)電路為VSAT和其它RF器件構(gòu)建高頻源。分頻器可擴(kuò)展單芯片頻率合成器的輸出范圍，從而保證工作于高頻的 PLL的相關(guān)正向設(shè)計(jì)得以順利進(jìn)行。

　　圖3是一個(gè)基頻合成器電路，它由一個(gè)壓控振蕩器(VCO)、一個(gè)可變分頻器和一個(gè)相位比較器構(gòu)成。

　　基于低噪音單芯片高頻分頻器的PLL設(shè)計(jì)

加在VCO上的控制電壓決定了VCO的輸出頻率。相位比較器產(chǎn)生的電壓與兩個(gè)輸入信號(hào)的相位差成比例。這一電壓控制著VCO的頻率，從而保證通過(guò)分頻器后(fN)從VCO反饋回來(lái)的相位比較器輸入頻率與參考輸入fr的相位一致，以此保證頻率相同。因此，VCO的頻率保持為N×fr。這樣的合成器將生成一系列間隔為fr的頻率。

單芯片頻率合成器的最大范圍通常限制在2-3GHz，一方面是受市場(chǎng)決定，另一方面則因?yàn)轭l率太高時(shí)合成器的功耗會(huì)過(guò)大。為了產(chǎn)生高頻源，合成器通常在PLL中與一個(gè)獨(dú)立的外部分頻器進(jìn)行耦合。這個(gè)分頻器將頻率源“預(yù)分”到一個(gè)可被合成器處理的頻率。

PLL價(jià)廉物美，但目前為止，它們的最大頻率受低噪音商用分頻器的頻率響應(yīng)限制。