基于SoC的抗窄帶干擾和自適應(yīng)門限的基帶捕獲IP設(shè)計(jì)

3 IP的驗(yàn)證和性能分析
　　采用ARM公司的Integrator/AP ASIC Development Motherboard作為驗(yàn)證平臺(tái)，濾波和捕獲跟蹤模塊是SoC中的一個(gè)IP，整個(gè)SoC以ARM7處理器為核心，通過(guò)AHB總線實(shí)現(xiàn)多個(gè)內(nèi)部高速IP的互連，主要完成對(duì)接擴(kuò)、下變頻、捕獲和濾波高速IP進(jìn)行通信和解算；應(yīng)用APB總線與外設(shè)進(jìn)行交互，使用橋接器連接到AHB總線上，實(shí)現(xiàn)整個(gè)SoC的協(xié)同驗(yàn)證。
　　GPS_BaseBand Processor的驗(yàn)證平臺(tái)主要由三部分組成：Logic Module、 Core Module、ARM_ASIC Motherboard。其中Logic Module就是實(shí)現(xiàn)濾波和捕獲跟蹤的邏輯模塊，GPS基帶處理器的其他模塊可以通過(guò)加載多塊Logic Module來(lái)搭建整個(gè)設(shè)計(jì)。由于采用ARM公司的新型SoC設(shè)計(jì)開(kāi)發(fā)平臺(tái)，可以將設(shè)計(jì)分割并行設(shè)計(jì)，并且通過(guò)AMBA總線將各個(gè)設(shè)計(jì)整合，因此提高了整個(gè)設(shè)計(jì)的效率。基帶處理器的設(shè)計(jì)和驗(yàn)證開(kāi)發(fā)平臺(tái)如圖5所示。

IP級(jí)驗(yàn)證采用XILINX公司的XC2V4000高速芯片，經(jīng)過(guò)synplify 8.5綜合后，設(shè)計(jì)使用了整個(gè)芯片資源的91%，103個(gè)乘法器和97個(gè)18kB的片上RAM，因此能夠滿足IP驗(yàn)證需求。
　　通過(guò)運(yùn)行AP開(kāi)發(fā)的軟硬件協(xié)同驗(yàn)證環(huán)境，可以顯示當(dāng)前AP系統(tǒng)驗(yàn)證過(guò)程，核心板、邏輯板和基本外圍電路的狀態(tài)信息和驗(yàn)證結(jié)果如圖6。

在加噪輸入點(diǎn)處，給輸入信號(hào)加入高斯白噪聲，在捕獲觀測(cè)點(diǎn)對(duì)信道的系統(tǒng)性能進(jìn)行分析。假設(shè)每個(gè)碼片只采樣一個(gè)點(diǎn)，每個(gè)時(shí)刻都只有一個(gè)門限值，并且在N個(gè)碼片的累積過(guò)程中載波相位f保持不變的情況下，通過(guò)基帶處理器對(duì)6路下變頻信號(hào)接收和捕獲，在接收中心頻率為1 575.42MHz，接收電平為-137dBm的條件下，觀測(cè)到在對(duì)不同頻帶的窄帶干擾有效濾除同時(shí)，使信號(hào)在快衰減信號(hào)和信噪比突變的條件下捕獲的速度和精度能夠提高36%。
　　本文對(duì)于基帶處理器中捕獲跟蹤時(shí)信號(hào)的檢測(cè)概率的跳變和信號(hào)的粗同步時(shí)間優(yōu)化的相關(guān)算法沒(méi)有更多考慮。下一步工作的重點(diǎn)是在此設(shè)計(jì)驗(yàn)證環(huán)境下針對(duì)GPS 接收算法作進(jìn)一步研究。