基于FPGA的頻率特性測(cè)試儀的設(shè)計(jì)

摘要：為設(shè)計(jì)一款便攜式頻率特性測(cè)試儀，該系統(tǒng)以大規(guī)?？煽r程邏輯器件為實(shí)現(xiàn)載體，采用了基于FPGA體系結(jié)構(gòu)的集成化設(shè)計(jì)方案，以VHDL為設(shè)計(jì)語言，設(shè)計(jì)了包含掃頻信號(hào)源、測(cè)幅、測(cè)相及顯示等電路，系統(tǒng)經(jīng)峰值檢測(cè)和相位檢測(cè)分別完成了被測(cè)網(wǎng)絡(luò)的幅頻和相頻特性測(cè)量及曲線顯示，經(jīng)調(diào)試功能上能滿足大部分系統(tǒng)要求，對(duì)RC串并聯(lián)電路進(jìn)行測(cè)量誤差為0．4％；該系統(tǒng)具有探作簡(jiǎn)單、成本低廉、性能穩(wěn)定等特點(diǎn)，具有較強(qiáng)的實(shí)用價(jià)值與發(fā)展前景。
關(guān)鍵詞：頻率特性；現(xiàn)場(chǎng)可編程門陣列；直接數(shù)字頻率合成DDS；正弦信號(hào)

在電子測(cè)量中，經(jīng)常需要對(duì)電路網(wǎng)絡(luò)的阻抗特性和傳輸特性進(jìn)行測(cè)量，其中傳輸特性包括增益和衰減特性、幅頻特性、相頻特性等。用來測(cè)量這些特性的儀器稱為頻率特性測(cè)試儀，簡(jiǎn)稱掃頻儀。目前市場(chǎng)上頻率特性測(cè)試儀有模擬式和數(shù)字式兩種，它們都存在體積大、價(jià)格貴、操作復(fù)雜的缺點(diǎn)，在實(shí)際應(yīng)用中用戶很難接受。本文采用了現(xiàn)場(chǎng)可編程門陣列(FPGA)及外圍測(cè)量電路設(shè)計(jì)了一種簡(jiǎn)易便攜式的頻率特性測(cè)試儀，其性能上能滿足大部分系統(tǒng)要求的頻率響應(yīng)特性的測(cè)量，具有較高的實(shí)用價(jià)值。

1 系統(tǒng)總體設(shè)計(jì)
本系統(tǒng)以FPGA以核心，由掃頻信號(hào)源、測(cè)幅電路、測(cè)相電路、有效值檢測(cè)、整形電路、LCD觸摸屏等模塊構(gòu)成。系統(tǒng)總體結(jié)構(gòu)框圖如圖1所示。系統(tǒng)工作時(shí)，由掃頻信號(hào)源輸出頻率可步進(jìn)的正弦信號(hào)作為被測(cè)網(wǎng)絡(luò)的輸入信號(hào)，信號(hào)經(jīng)過被測(cè)網(wǎng)絡(luò)一路送到有效值檢測(cè)電路中進(jìn)行幅值檢測(cè)，該幅度值與與掃頻信號(hào)源輸出信號(hào)的幅值進(jìn)行比較，得到該點(diǎn)的幅頻響應(yīng)；另一路信號(hào)送到整形電路限幅整形后送至FPGA內(nèi)部的測(cè)相電路進(jìn)行相位差的測(cè)量，將相位差與信號(hào)的整個(gè)周期進(jìn)行比較，就可以得到該點(diǎn)的相頻響應(yīng)。

2 系統(tǒng)主要模塊設(shè)計(jì)
2．1 掃頻信號(hào)源的設(shè)計(jì)
直接數(shù)字式頻率合成DDS具有相對(duì)帶寬高，頻率轉(zhuǎn)換時(shí)間短，頻率分辨率高，及輸出相位連續(xù)，頻率、相位和幅度均可實(shí)現(xiàn)程控的優(yōu)點(diǎn)，掃頻信號(hào)源選擇采用DDS信號(hào)源。實(shí)現(xiàn)過程如圖2所示，將待產(chǎn)生的正弦波數(shù)據(jù)存入波形存儲(chǔ)器中，在時(shí)鐘信號(hào)fclk的控制下，通過由頻率控制字M控制的相位累加器輸出相位碼，將存儲(chǔ)于波形存儲(chǔ)器中的波形量化采樣數(shù)據(jù)值讀出，經(jīng)D／A轉(zhuǎn)換成模擬信號(hào)，再經(jīng)低通濾波器濾去除D／A轉(zhuǎn)換帶來的小臺(tái)階和數(shù)字電路產(chǎn)生毛刺，獲得高精度、高純度的正弦信號(hào)。

輸出信號(hào)的頻率可由公式：fout=(fc／k)／2N×M計(jì)算得到，通過改變分頻比k及相位累加器步長(zhǎng)M可以改變出信號(hào)的頻率。本設(shè)計(jì)中取fc=32．768 MHz，分頻比k=5，相位累加位數(shù)N=16．則頻率步進(jìn)最小值為：

考慮到DDS的輸出存在雜散噪聲，信號(hào)源最大輸出頻率選定為1 MHz。
數(shù)模轉(zhuǎn)換采用TI公司的8位D／A芯片，其轉(zhuǎn)換周期為100 ns；LPF低通濾波器采用凌特公司的1 MHz／500 kHz五階連續(xù)時(shí)間低噪聲低通橢圓濾器LTC1560-1，電路連接使其工作在截止頻率為1 MHz。電路如圖3所示。

2．2 幅頻特性測(cè)量模塊
該模塊首先對(duì)被測(cè)網(wǎng)絡(luò)的輸出信號(hào)進(jìn)行峰值檢測(cè)，檢測(cè)出來的峰值經(jīng)A／D轉(zhuǎn)換器量化成數(shù)字信號(hào)，送入到FPGA內(nèi)部的測(cè)幅電路中完成處理運(yùn)算得到網(wǎng)絡(luò)的幅頻特性。峰值檢測(cè)選用LF398構(gòu)成采樣-保持電路，對(duì)輸入和輸出信號(hào)進(jìn)行采樣，篩選出峰值并予以保持。A／D轉(zhuǎn)換選用TI公司生產(chǎn)的8位閃速結(jié)構(gòu)數(shù)模轉(zhuǎn)換器TLC5510，它采用CMOS工藝制造，可提供最小20 MS／s的采樣率。峰值檢測(cè)及A／D轉(zhuǎn)換電圖如圖4所示。