基于VHDL/CPLD的I2C串行總線控制器設計及實現(xiàn)

　　I2C接口用于I2C總線的驅(qū)動和接收，當I2C總線控制器為主機時，I2C接口必須按I2C總線規(guī)范驅(qū)動總線;當總線控制器為從機時，I2C必須能正確接收滿足I2C總線規(guī)范的信號。I2C設計規(guī)范對總線的時序作了詳細的定義，在不同模式下這些參數(shù)的具體數(shù)值都有明確的規(guī)定?！癝CL/START/STOP 產(chǎn)生”狀態(tài)機的狀態(tài)轉換如圖4所示, I2C接口主狀態(tài)機的轉移圖如圖5所示。

　　4 仿真與硬件實現(xiàn)

　　本文中仿真工具采用Mentor公司的ModelSim Plus 6.0 SE，其顯著的優(yōu)越性能是提供了一個混合語言仿真環(huán)境，已在產(chǎn)業(yè)界廣泛應用。為了測試驗證系統(tǒng)的功能，本文采用了Atemel公司提供的采用I2C總線協(xié)議的AT24C02 E2PROM芯片(256B 8bit)的VerilogHDL仿真模型(AT24C02.v)作為從器件對象，用VerilogHDL語言構建了testbench(測試向量)，對所設計I2C總線控制器進行仿真。

　　圖6和圖7為μC通過I2C總線控制器對E2PROM進行數(shù)據(jù)寫/讀的仿真波形(將數(shù)據(jù)FFH～0HH寫進地址0～255單元，然后將它們再按順序讀的模式讀出)。往E2PROM寫入時需要給出所寫起始單元的地址(圖6中為00H); 從E2PROM順序讀時不用給出起始單元地址而從當前地址處開始讀(本文中寫完256B數(shù)據(jù)后，地址指針又回到0處)。相關狀態(tài)及數(shù)據(jù)已在圖中作了標示。由此可見，所設計的總線控制器完全符合標準I2C串行協(xié)議的時序要求。

　　本文設計的系統(tǒng)實現(xiàn)平臺采用Xilinx公司的XC95216-10-PQ160 CPLD芯片，總邏輯門個數(shù)為4 800。經(jīng)綜合、適配、布局布線后占用器件資源的情況為：宏單元120/216(56%)、寄存器111/216(52%)、功能塊331/432(77%)、乘積項分配器544/1080(51%)?？梢姡到y(tǒng)占用約一半的資源，相當精簡。整個系統(tǒng)下載到CPLD后在2MHz時鐘頻率下運行正常。