攻新材料/互連技術(shù) IMEC力克10nm設(shè)計難關(guān)

　　比利時微電子研究中心(IMEC)正全速開發(fā)下世代10奈米制程技術(shù)。為協(xié)助半導(dǎo)體產(chǎn)業(yè)跨越10奈米鰭式電晶體(FinFET)制程技術(shù)門檻，IMEC已啟動新一代電晶體通道材料和電路互連(Interconnect)研究計劃，將以矽鍺/三五族材料替代矽方案，并透過奈米線(Nanowire)或石墨烯技術(shù)實現(xiàn)更細(xì)致的電路成型與布局，加速10奈米以下制程問世。

　　IMEC制程科技副總裁An Steegen提到，除了10奈米以下制程技術(shù)外，IMEC亦全力推動18寸晶圓的發(fā)展，目前已有相關(guān)設(shè)備進(jìn)入驗證階段。

　　IMEC制程科技副總裁An Steegen表示，目前16/14奈米FinFET技術(shù)成熟度已達(dá)到一定水準(zhǔn)，全球主要晶圓代工廠均預(yù)計在2014～2015年投入量產(chǎn);然而，下一階段的10奈米技術(shù)則尚未明朗，原因在于電晶體通道大幅微縮后，傳統(tǒng)矽材料將面臨物理極限，使晶圓廠無法顯著提升晶片效能;加上電晶體密度激增，相關(guān)業(yè)者亦須改良制造工具，以及電路布局(Layout)的設(shè)計規(guī)范(Design Rule)和制程設(shè)計套件(PDK)，勢將增添量產(chǎn)制程發(fā)展的不確定性。

　　Steegen強(qiáng)調(diào)，為繼續(xù)往下延伸摩爾定律(Moore’s Law)，半導(dǎo)體供應(yīng)鏈業(yè)者和技術(shù)研究單位正密切投入開發(fā)新一代半導(dǎo)體材料、設(shè)備、電路成型及布局方案。其中，IMEC已將電子移動性較佳的矽鍺(SiGe)、鍺、鎵(Ga)或三五族(III-V)化合物列為矽材料的優(yōu)先替代選項，從而在電晶體通道愈趨緊密的前提下，持續(xù)提升電子驅(qū)動性能。

　　據(jù)悉，10奈米FinFET制程對設(shè)備、材料和臨界尺度(Critical Dimension)控制等各方面都將帶來新的要求，但尤以新材料研究較難掌握、耗時且影響層面大;因此IMEC遂將其視為布局重點，并于日前在日本舉行的2013年超大型積體電路(VLSI)國際會議中，發(fā)表可應(yīng)用于10奈米以下制程的鍺/矽鍺淺溝槽隔離(STI)方案，進(jìn)而改善矽通道效能及可靠度不佳的問題。

　　此外，F(xiàn)inFET轉(zhuǎn)向立體架構(gòu)，晶圓廠為確保良率，亦須嚴(yán)格掌控離子擴(kuò)散狀況;對此，IMEC則以特殊探針(Probe)，開發(fā)類似電子顯微鏡的SSRM(Scanning Spreading Resistance Microscopy)方案，并提供相關(guān)機(jī)臺設(shè)計支援與代測服務(wù)，讓晶圓廠更精確掌握離子擴(kuò)散時的細(xì)微變化與不良情形。

　　與此同時，IMEC亦從微影、電路成型和布局方案著手，期協(xié)助晶圓廠克服10奈米以下制程極其緊密的布線挑戰(zhàn)。Steegen透露，針對10或7奈米制程方案，IMEC將采用奈米線或石墨烯電路互連技術(shù)，實現(xiàn)更細(xì)致的電路布局;目前正與晶圓廠合作夥伴攜手定義新的設(shè)計規(guī)范和PDK，最快可望在7奈米制程導(dǎo)入奈米線，開啟半導(dǎo)體技術(shù)發(fā)展新頁。

　　至于微影技術(shù)方面，IMEC正與艾司摩爾(ASML)致力于新世代極紫外光(EUV)微影機(jī)臺的驗證，從而以單次曝光(Single-patterning)的形式，協(xié)助晶圓廠減輕多重曝光(Multiple-patterning)的昂貴成本，使10奈米以下量產(chǎn)制程更具經(jīng)濟(jì)效益。Steegen指出，ASML每一版研發(fā)型EUV機(jī)臺都會優(yōu)先提供予IMEC測試，該公司預(yù)計于今年底推出的最新設(shè)備亦將在近期進(jìn)駐IMEC，進(jìn)行細(xì)部調(diào)整與優(yōu)化，以配合10奈米制程的研發(fā)腳步。