集多性能電路的實用的調(diào)頻接收機電路設計

本設計主要由以下三部分組成：
　　
一、音芯片CXA1691，它是集調(diào)幅、調(diào)頻、鎖相環(huán)、立體聲解碼等電路為一體的AM/FM立體聲收音IC。二、相環(huán)芯片BU2614，通過合理設計環(huán)路濾波器，頻率能夠穩(wěn)定在88～108MHz。三、DC-DC變換電路，實現(xiàn)了系統(tǒng)的低功耗和單電源供電。
　　
系統(tǒng)硬件電路設計
　　
1 接收電路設計
　　
CXA1691S的電源電壓適應范圍寬，2～10V范圍內(nèi)電路均能正常工作，此外，它還具有立體聲指示LED驅(qū)動電路以及FM靜噪等功能。由于本系統(tǒng)沒有涉及到調(diào)幅，所以芯片中的16引腳（AM中頻輸入）、15引腳（波段選擇）、10引腳（AM天線輸入）和5引腳（AM本振）均懸空，也可接電容到地。將7引腳（FM本振）和12引腳（FM輸入）與環(huán)路濾波器的輸入相連，從而利用鎖相環(huán)實現(xiàn)頻率的可控。具體電路如圖1所示。

圖1 CXA1691收音電路

2 鎖相方案設計
　　
本設計的第二個主要部分是鎖相環(huán)電路的設計。在這里考慮了以下幾種方案。
　
方案一：使用D/A控制壓控振蕩器產(chǎn)生可變的本振頻率，該方案的調(diào)諧方式比較簡單，很容易實現(xiàn)自動搜索功能，而且可以微調(diào)頻率，使收音效果達到最佳狀態(tài)。通過調(diào)試軟件調(diào)試硬件，所以調(diào)試相對容易些。但它也有兩個缺點：一是DAC產(chǎn)生的信號幅度是量化的，不能精確地鎖定本振頻率；二是沒有環(huán)路控制，穩(wěn)定性不及鎖相環(huán)好。但是通過使用8位的DAC就可以使控制電壓的步進為20mV,如果使用12位的DAC，則控制更精確?？梢?，上述兩個缺點是可以克服的。

方案二:采用PLL頻率合成方式。PLL頻率數(shù)字調(diào)諧系統(tǒng)主要由壓控振蕩器 (VCO)、相位比較器(PD)、低通濾波器(LE)、可編程分頻器和高穩(wěn)定晶體振蕩器組成，其結(jié)構(gòu)如圖2所示。其中參考分頻器、PD以及可編程分頻器可以全部集成在芯片BU2614內(nèi)部，VCO振蕩器輸出fosc作為本振頻率。BU2614可以用單片機來控制。高穩(wěn)定度的晶振使得本振頻率穩(wěn)定性極大地提高,而且通過單片機控制分頻系數(shù)也可以實現(xiàn)頻率步進掃描、預置電臺、電臺存儲等多種功能。

圖2 鎖相原理圖

上述兩種方案都是目前產(chǎn)品設計廣泛使用的，為了使收音效果穩(wěn)定并實現(xiàn)自動搜臺的連續(xù)性，本設計采用了方案二，電路如圖3所示。

圖3 鎖相環(huán)電路

3 電源設計
　　
本系統(tǒng)的另外一個有特色的部分就是DC-DC變換電路的設計。嘗試了很多方法后，最終選用MAX770作為3V轉(zhuǎn)5V的電源，能夠輸出+5V，電流在1A完全滿足設計要求，且紋波較小，低于100mV，若采用濾波措施效果更佳。它的電路簡單，輸出電壓也相當穩(wěn)定，電路如圖4所示。

圖4 3V轉(zhuǎn)5V的電源設計

4 時鐘顯示
　　
本設計采用的DS12887實時時鐘芯片采用CMOS技術(shù)制成，具有內(nèi)部晶振和時鐘芯片備份鋰電池，和常用的時鐘芯片MC146818B、DS1287的引腳兼容。采用DS12887芯片設計的時鐘電路無須任何外圍電路和器件，并具有良好的微機接口。芯片內(nèi)部含有128字節(jié)RAM單元與軟件接口，其中14字節(jié)為時鐘單元和控制/狀態(tài)寄存器，114字節(jié)為通用RAM，可由用戶使用，所有RAM單元數(shù)據(jù)都具有掉電保護，可用于實現(xiàn)掉電存儲的功能。
　　
本系統(tǒng)還有其他非常有特色的地方，如自動搜臺鎖臺和掉電存儲等。
　　
結(jié)束語
　　
本設計是一款簡單實用的調(diào)頻接收機方案。其中CXA1691的應用大大降低了電路設計的復雜性，它將大部分電路集成在一起，增強了系統(tǒng)的穩(wěn)定性。筆者曾利用NE564及一些輔助電路設計過收音電路，無論是收音的靈敏度還是信噪比都無法與本設計相媲美。另外它集成了音頻功率放大電路使音質(zhì)也有了質(zhì)的飛躍。
　　
鎖相環(huán)電路的設計在本設計中至關(guān)重要，尤其是環(huán)路濾波器的設計。筆者嘗試過三極管電路，也嘗試過LM358與LC電路結(jié)合，最終從頻帶寬度和穩(wěn)定性上確定了本方案的設計。