利用RapidIO技術(shù)搭建的可重構(gòu)信號處理平臺
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2.3 FPGA內(nèi)部的邏輯設(shè)計
在DSP板卡上有一塊Altera公司的Stratix IIGX系列的FPGA芯片。這塊FPGA芯片專門用來實現(xiàn)LINK口與RapidIO接口之間的數(shù)據(jù)轉(zhuǎn)換，將6路LINK口數(shù)據(jù)整合到1路RapidIO通路中。數(shù)據(jù)接收和發(fā)送的邏輯結(jié)構(gòu)如圖3所示。本文引用地址：http://butianyuan.cn/article/173319.htm
當DSP發(fā)送數(shù)據(jù)時，F(xiàn)PGA的LINK口接收模塊將收到的數(shù)據(jù)緩存到FIFO中，數(shù)據(jù)輪詢狀態(tài)機按順序檢查FIFO的存儲狀態(tài)。當FIFO內(nèi)的數(shù)據(jù)滿足RapidIO包最大負載(256 B)時，啟動1次RapidIO數(shù)據(jù)發(fā)送操作。另外，由于LINK口傳輸協(xié)議不包含數(shù)據(jù)長度，所以1次LINK口傳輸?shù)臄?shù)據(jù)長度不可能正好是256 B的整數(shù)倍。如果當前FIFO內(nèi)有低于256 B的數(shù)據(jù)，而當前LINK口又沒有處于傳輸狀態(tài)，也認為LINK口完成了1次數(shù)據(jù)發(fā)送，這時也啟動一次RapidIO數(shù)據(jù)發(fā)送操作。
在每次啟動RapidIO數(shù)據(jù)發(fā)送操作之前，配置寄存器模塊會根據(jù)不同的DSP號將對應(yīng)的路由信息輸入給RapidIO的IP核。RapidIO的IP核負責將輸入的路由信息和數(shù)據(jù)一起打包并發(fā)送出去。
在RapidIO的數(shù)據(jù)接收端，當RapidIO核接收到數(shù)據(jù)時，首先檢查數(shù)據(jù)包包頭中的目標板ID號信息。如果目標板ID號與本地的ID號一致，說明數(shù)據(jù)包是發(fā)往這個板卡的，然后RapidIO核將接收到的數(shù)據(jù)和DSP地址信息傳遞給數(shù)據(jù)分發(fā)狀態(tài)機，由數(shù)據(jù)分發(fā)狀態(tài)機根據(jù)地址信息將數(shù)據(jù)分發(fā)到對應(yīng)的FIFO中。最后，由LINK口發(fā)送模塊將數(shù)據(jù)傳給目標DSP。
這種將不同的信號相互交織在不同時間段內(nèi)，沿著同一個信道傳輸，在接收端再用某種方法將各個時間段內(nèi)不同的信號提取出來的方式，類似于通信中的時分復(fù)用的機制。
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