利用RapidIO技術(shù)搭建的可重構(gòu)信號(hào)處理平臺(tái)
加入技術(shù)交流群
2.3 FPGA內(nèi)部的邏輯設(shè)計(jì)
在DSP板卡上有一塊Altera公司的Stratix IIGX系列的FPGA芯片。這塊FPGA芯片專門用來實(shí)現(xiàn)LINK口與RapidIO接口之間的數(shù)據(jù)轉(zhuǎn)換，將6路LINK口數(shù)據(jù)整合到1路RapidIO通路中。數(shù)據(jù)接收和發(fā)送的邏輯結(jié)構(gòu)如圖3所示。本文引用地址：http://butianyuan.cn/article/173319.htm
當(dāng)DSP發(fā)送數(shù)據(jù)時(shí)，F(xiàn)PGA的LINK口接收模塊將收到的數(shù)據(jù)緩存到FIFO中，數(shù)據(jù)輪詢狀態(tài)機(jī)按順序檢查FIFO的存儲(chǔ)狀態(tài)。當(dāng)FIFO內(nèi)的數(shù)據(jù)滿足RapidIO包最大負(fù)載(256 B)時(shí)，啟動(dòng)1次RapidIO數(shù)據(jù)發(fā)送操作。另外，由于LINK口傳輸協(xié)議不包含數(shù)據(jù)長(zhǎng)度，所以1次LINK口傳輸?shù)臄?shù)據(jù)長(zhǎng)度不可能正好是256 B的整數(shù)倍。如果當(dāng)前FIFO內(nèi)有低于256 B的數(shù)據(jù)，而當(dāng)前LINK口又沒有處于傳輸狀態(tài)，也認(rèn)為L(zhǎng)INK口完成了1次數(shù)據(jù)發(fā)送，這時(shí)也啟動(dòng)一次RapidIO數(shù)據(jù)發(fā)送操作。
在每次啟動(dòng)RapidIO數(shù)據(jù)發(fā)送操作之前，配置寄存器模塊會(huì)根據(jù)不同的DSP號(hào)將對(duì)應(yīng)的路由信息輸入給RapidIO的IP核。RapidIO的IP核負(fù)責(zé)將輸入的路由信息和數(shù)據(jù)一起打包并發(fā)送出去。
在RapidIO的數(shù)據(jù)接收端，當(dāng)RapidIO核接收到數(shù)據(jù)時(shí)，首先檢查數(shù)據(jù)包包頭中的目標(biāo)板ID號(hào)信息。如果目標(biāo)板ID號(hào)與本地的ID號(hào)一致，說明數(shù)據(jù)包是發(fā)往這個(gè)板卡的，然后RapidIO核將接收到的數(shù)據(jù)和DSP地址信息傳遞給數(shù)據(jù)分發(fā)狀態(tài)機(jī)，由數(shù)據(jù)分發(fā)狀態(tài)機(jī)根據(jù)地址信息將數(shù)據(jù)分發(fā)到對(duì)應(yīng)的FIFO中。最后，由LINK口發(fā)送模塊將數(shù)據(jù)傳給目標(biāo)DSP。
這種將不同的信號(hào)相互交織在不同時(shí)間段內(nèi)，沿著同一個(gè)信道傳輸，在接收端再用某種方法將各個(gè)時(shí)間段內(nèi)不同的信號(hào)提取出來的方式，類似于通信中的時(shí)分復(fù)用的機(jī)制。
評(píng)論