利用RapidIO技術(shù)搭建的可重構(gòu)信號(hào)處理平臺(tái)
2.4 功能仿真
為了驗(yàn)證rapidIO IP核的邏輯功能和LINK口與rapidIO接口的轉(zhuǎn)換邏輯功能,將2個(gè)rapidIO核的td[3:0],rd[3:0]對(duì)接起來(lái)。其中一個(gè)rapidIO核的后端連接發(fā)送數(shù)據(jù)包的控制邏輯,另一個(gè)rapidIO核后端連接接收數(shù)據(jù)包的控制邏輯。將LINK口邏輯、接口轉(zhuǎn)換邏輯和rapidIO核邏輯串接起來(lái),然后在數(shù)據(jù)發(fā)送端施加激勵(lì)信號(hào),在數(shù)據(jù)接收端進(jìn)行數(shù)據(jù)檢驗(yàn)。整個(gè)過(guò)程如圖4所示。本文引用地址:http://butianyuan.cn/article/173319.htm
在仿真過(guò)程中,最關(guān)鍵的部分是驗(yàn)證rapidIO核的邏輯功能。Altera公司提供的rapidIO IP核的邏輯層接口符合avalon總線的接口時(shí)序[4](avalon總線是由Altera公司提出,用于在基于FPGA的片上系統(tǒng)中連接片內(nèi)處理器和片內(nèi)外設(shè)的總線結(jié)構(gòu))。對(duì)rapidIO核的控制可以參照avalon規(guī)范[5]。
2.5 缺陷及解決方案
在系統(tǒng)中,每路LINK口實(shí)現(xiàn)300 MB/s的帶寬,如果6路LINK口同時(shí)發(fā)送數(shù)據(jù),總帶寬將達(dá)到14 Gb/s,已經(jīng)超出了RapidIO的IP核所能支持的最大帶寬。這時(shí),RapidIO鏈路將成為數(shù)據(jù)傳輸?shù)钠款i,從而造成DSP的傳輸速率降低。另外,當(dāng)少于3個(gè)DSP發(fā)送數(shù)據(jù)時(shí),又會(huì)造成RapidIO鏈路的浪費(fèi)。這像大城市中的交通一樣,在上下班高峰時(shí)道路會(huì)擁堵,在其他時(shí)間,道路又暢通無(wú)阻。生活中,很多人會(huì)避免上下班高峰時(shí)期出行。類似地,在使用此系統(tǒng)時(shí),應(yīng)該盡量避免在一塊DSP板卡上同時(shí)發(fā)送6個(gè)DSP的數(shù)據(jù)到其他板卡。
本文提出了一種利用RapidIO技術(shù)搭建的可重構(gòu)的信號(hào)處理平臺(tái),并簡(jiǎn)要介紹了其邏輯功能的實(shí)現(xiàn)。該平臺(tái)的最大優(yōu)勢(shì)就是系統(tǒng)的可重構(gòu)性。使用這樣的信號(hào)處理平臺(tái),DSP工程師可以根據(jù)不同算法的數(shù)據(jù)流向重新搭建出更加優(yōu)化的DSP網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu),從而提高數(shù)據(jù)的傳輸效率??傊?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/重構(gòu)">重構(gòu)的信號(hào)處理平臺(tái)能夠靈活地改變系統(tǒng)中DSP網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)以適應(yīng)各種數(shù)據(jù)流向的應(yīng)用,為用戶和國(guó)家節(jié)省大量的設(shè)備購(gòu)買費(fèi)用和研發(fā)時(shí)間。
參考文獻(xiàn)
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[4] Altera Corparation.RapidIO megacore function user guide. www.altera.com,2008.
[5] Altera Corparation.Avalon interface specification.www.altera.com,2008.
評(píng)論