基于PLL技術(shù)的電源管理設(shè)計(jì)

　　在PLL系統(tǒng)中，較高的VCO推壓意味著VCO電源噪聲的增加倍數(shù)更大。為盡可能降低對(duì)VCO相位噪聲的影響，需要低噪聲電源。

　　參考文獻(xiàn)3和參考文獻(xiàn)4提供了不同低壓差調(diào)節(jié)器（LDO）如何影響PLL相位噪聲的示例。例如，文獻(xiàn)中對(duì)ADP3334和ADP150 LDO為ADF4350供電時(shí)的性能進(jìn)行了比較。ADP3334調(diào)節(jié)器的集成均方根噪聲為27 μV（40多年來(lái)，從10 Hz至100 kHz）。該結(jié)果可與ADF4350評(píng)估板上使用的LDO ADP150的9 μV比較。圖3中可以看出已測(cè)量PLL相位噪聲頻譜密度的差異。測(cè)量使用4.4 GHz VCO頻率進(jìn)行，其中VCO推壓為最大值（表1），因此屬于最差情況結(jié)果。ADP150調(diào)節(jié)器噪聲足夠低，因此對(duì) VCO噪聲的貢獻(xiàn)可以忽略不計(jì)，使用兩節(jié)（假定無(wú)噪聲）AA電池重復(fù)測(cè)量可確認(rèn)這一點(diǎn)。

圖3.使用ADP3334和ADP150LDO對(duì)（AA電池）供電時(shí)ADF4350在4.4GHz下的相位噪聲比較

　　圖3強(qiáng)調(diào)了低噪聲電源對(duì)于ADF4350的重要性，但對(duì)電源或 LDO的噪聲該如何要求呢？

　　與VCO噪聲類似，LDO的相位噪聲貢獻(xiàn)可以看成加性成分LDO（t）， 如圖4所示。再次使用VCO超額相位表達(dá)式得到：

　　或者在頻域中為：

　　其中vLDO（f）是LDO的電壓噪聲頻譜密度。

　　1 Hz帶寬內(nèi)的單邊帶電源頻譜密度SΦ（f）由下式得出：

　　以dB表示時(shí)，用于計(jì)算電源噪聲引起的相位噪聲貢獻(xiàn)的公式如下：

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　　其中 L（LDO）是失調(diào)為f時(shí)，調(diào)節(jié)器對(duì)VCO相位噪聲（以dBc/Hz表示）的噪聲貢獻(xiàn)； f; Kpushing是VCO推壓系數(shù)，以Hz/V表示；vLDO（f）是給定頻率偏移下的噪聲頻譜密度，以V/√Hz表示。

圖4.小信號(hào)加性vco電源噪聲模型

　　在自由模式VCO中，總噪聲為 LLDO值加VCO噪聲。以dB表示則為：

　　例如，試考慮推壓系數(shù)為10 MHz/V、在100 kHz偏移下測(cè)得相位噪聲為–116 dBc/Hz的VCO:要在100 kHz下不降低VCO噪聲性能，所需的電源噪聲頻譜密度是多少？電源噪聲和VCO噪聲作為方和根添加，因此電源噪聲應(yīng)比VCO噪聲至少低6 dB,以便將噪聲貢獻(xiàn)降至最低。所以LLDO應(yīng)小于–122 dBc/Hz.使用公式1,

　　求解vLDO（f），

　　在100 kHz偏移下，vLDO（f） = 11.2 nV/√

　　給定偏移下的LDO噪聲頻譜密度通常可通過(guò)LDO數(shù)據(jù)手冊(cè)的典型性能曲線讀取。

　　當(dāng)VCO連接在負(fù)反饋PLL內(nèi)時(shí)，LDO噪聲以類似于VCO噪聲的方式通過(guò)PLL環(huán)路濾波器進(jìn)行高通濾波。因此，上述公式僅適用于大于PLL環(huán)路帶寬的頻率偏移。在PLL環(huán)路帶寬內(nèi)，PLL可成功跟蹤并濾 LDO噪聲，從而降低其噪聲貢獻(xiàn)。

　　LDO濾波

　　要改善LDO噪聲，通常有兩種選擇：使用具有更少噪聲的LDO,或者對(duì)LDO輸出進(jìn)行后置濾波。當(dāng)無(wú)濾波器的噪聲要求超過(guò)經(jīng)濟(jì)型LDO的能力時(shí)，濾波選項(xiàng)可能是不錯(cuò)的選擇。簡(jiǎn)單的LC π 濾波器通常足以將帶外LDO噪聲降低20 dB（圖5）。

圖5.用于衰減LDO噪聲的LCπ濾波器

　　選擇器件時(shí)需要非常小心。典型電感為微亨利范圍內(nèi)（使用鐵氧體磁芯），因此需要考慮電感數(shù)據(jù)手冊(cè)中指定的飽和電流（ISAT）， 作為電感下降10%時(shí)的直流電平。VCO消耗的電流應(yīng)小于ISAT. 有效串聯(lián)電阻（ESR） 也是一個(gè)問(wèn)題，因?yàn)樗鼤?huì)造成濾波器兩端的IR壓降。對(duì)于消耗300 mA直流電流的微波VCO,需要ESR小于0.33 ?的電感，以產(chǎn)生小于100 mV的IR壓降。較低的非零ESR還可抑制濾波器響應(yīng)并改善LDO穩(wěn)定性。為此，選擇具有極低寄生ESR的電容并添加專用串聯(lián)電阻可能較為實(shí)際。上述方案可使用可下載的器件評(píng)估器如NI Multisim?在SPICE 中輕松實(shí)現(xiàn)仿真。 .