應用于負電源的電平位移電路及器件設計
英飛凌汽車電子生態(tài)圈
2 器件設計及優(yōu)化
由于負電源供電的電平位移電路結(jié)構(gòu)的改變，應用于正電源的常規(guī)nLDMOS和pLDMOS不能滿足該電路結(jié)構(gòu)要求。在正電源供電的電平位移電路中，由于pLDMOS的源端接高壓電源，其柵源需要承受高壓，所以pLDMOS采用了厚柵氧的結(jié)構(gòu)，如圖2(a)所示。在使用負電源的電平位移電路結(jié)構(gòu)中(圖1(b))，pLDMOS的源端為邏輯高壓8V，柵端由低壓邏輯0～8V電壓控制，因此柵源不再承受高壓。但是nLDMOS的源端為負電源的最低電位，其柵源需要承受高壓，因此高壓nLDMOS需要采用厚柵氧結(jié)構(gòu)，如圖2(b)所示。本文引用地址：http://butianyuan.cn/article/178713.htm
電源的改變不僅僅改變了電路的結(jié)構(gòu)，nLDMOS的厚柵氧，同時器件的耐壓機理也發(fā)生了改變?？紤]到低壓管的背柵效應，SOI材料的襯底只能接地，因此源漏電平的改變將引起nLDMOS和pLDMOS耐壓機理的改變。圖3是利用工藝(Tsuprem4)、器件(Medici)聯(lián)合仿真得到的正電源和負電源電平位移電路中高壓nLDMOS和pLDMOS關態(tài)擊穿時等勢線分布對比圖。對于nLDMOS，常規(guī)正電源應用的襯底電位對于漂移區(qū)來說是輔助耗盡作用，這就是常規(guī)SOI中的RESURF原理。但是對于負電源的nLDMOS來說，襯底不再起輔助耗盡SOI層漂移區(qū)的作用(圖3(b))。對于pLDMOS來說，情況剛好相反。所以針對負電源應用，兩種器件都要進行相應的優(yōu)化處理。
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