高速PCB中電源完整性的設(shè)計(jì)

如在圖4中所示，在數(shù)字器件和模擬器件共存的高速PCB中，為了防止數(shù)字器件所帶來(lái)的高頻噪聲對(duì)模擬器件造成影響，我們把數(shù)字地和模擬地進(jìn)行了分隔，分立的數(shù)字地和模擬地用0歐電阻通過(guò)一點(diǎn)接地最后與電源地相連形成回路。這樣就把數(shù)模兩部分噪聲進(jìn)行了隔離，但同時(shí)也引進(jìn)了問(wèn)題，由于地層的分隔破壞了地層的連續(xù)性，阻礙了信號(hào)的小環(huán)路回路，這就使信號(hào)回路阻抗增大，增加了出現(xiàn)電源完整性問(wèn)題的可能，同時(shí)大回路的返回路徑也增大了回路的射頻輻射和板間的電磁兼容性。為了避免以上的問(wèn)題，在數(shù)字器件和模擬器件混合布局中我們提倡采用統(tǒng)一地，就是將數(shù)字器件和模擬器件分區(qū)布局，而地則不進(jìn)行分隔。合理地對(duì)數(shù)模器件進(jìn)行布局，通過(guò)基爾霍夫定律我們知，高頻下電路地返回路徑將沿著最小阻抗，即最小的環(huán)路面積返回，數(shù)字器件和模擬器件的返回路徑也將分別在數(shù)字器件和模擬器件所對(duì)應(yīng)的鏡像路徑返回，它們之間不會(huì)引起干擾。

對(duì)于高集成度的PCB設(shè)計(jì)中，由于信號(hào)線的走線可能比較復(fù)雜，形成的回路面積可能比較大。如圖5，在四層板中，某信號(hào)源的信線在頂層經(jīng)過(guò)地層和電源層后從地層傳輸，最后返回。在這個(gè)傳輸路徑中，高頻信號(hào)線所形成的信號(hào)回路非常大。為了解決這個(gè)問(wèn)題，我們?cè)诳拷盘?hào)線的附近，在電源層和地層之間加了一個(gè)電容。這樣，對(duì)于高頻信號(hào)來(lái)說(shuō)，頂層的信號(hào)線在地層上將會(huì)產(chǎn)生一個(gè)鏡像回路，而地層的信號(hào)線將在電源層上產(chǎn)生一條鏡像回路，這兩條鏡像回路將與電源層和地層之間的電容構(gòu)成回路，這樣我們就盡可能地利用電源層和地層作為回路，減少了返回環(huán)路面積，從而減少了產(chǎn)生電源完整性及板間電磁兼容問(wèn)題地可能性。

五、結(jié)束語(yǔ)

現(xiàn)今高速數(shù)字電路的設(shè)計(jì)趨向于復(fù)雜，多電源的應(yīng)用、電源電平的降低、芯片的高反應(yīng)速度和高敏感度以及PCB的高集成度所帶來(lái)的設(shè)計(jì)影響，板內(nèi)的電源完整性問(wèn)題也越來(lái)越嚴(yán)重且受到廣泛的重視。因此本文通過(guò)對(duì)電源完整性問(wèn)題的分析提出了其產(chǎn)生因素，并就電源完整性提出了一些設(shè)計(jì)方法，這對(duì)于優(yōu)化PCB的EMC設(shè)計(jì)具有一定的價(jià)值。