基于可編程計數(shù)器的時序邏輯電路設(shè)計
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作為數(shù)據(jù)選擇器的選擇控制變量，數(shù)據(jù)選擇器的Y輸出作為74LSl61可編程計數(shù)器的EP，ET計數(shù)控制信號及
預(yù)置數(shù)控制信號，數(shù)據(jù)選擇器的輸入端D0～D15作為所構(gòu)成時序網(wǎng)絡(luò)的外部信號輸入端。74LS161可編程計數(shù)器處于不同現(xiàn)態(tài)時通過數(shù)據(jù)選擇器選擇不同的外部輸入信號作用于EP，ET及
端，對74LSl61可編程計數(shù)器的基本工作時序進(jìn)行修改，在時鐘脈沖CP的作用下，使計數(shù)器的輸出狀態(tài)按所要求的時序關(guān)系進(jìn)行改變，即可實現(xiàn)狀態(tài)個數(shù)不超過16個的一般時序邏輯電路。74LS161可編程計數(shù)器的EP，ET及
控制函數(shù)可寫成如下矩陣形式：
如果所實現(xiàn)的時序邏輯電路其狀態(tài)個數(shù)不超過8個，可使用74LSl61可編程計數(shù)器的低3位和2個8選1數(shù)據(jù)選擇器進(jìn)行組合。
如果所實現(xiàn)的時序邏輯電路其狀態(tài)個數(shù)不超過4個，可使用74LSl61可編程計數(shù)器的低2位和2個4選1數(shù)據(jù)選擇器進(jìn)行組合。
由狀態(tài)轉(zhuǎn)換關(guān)系，依表2確定式(1)，式(2)中輸入矩陣的參數(shù)。
1．3 時序邏輯電路的輸出函數(shù)
所設(shè)計的時序邏輯電路為Mealy型時，輸出是現(xiàn)態(tài)及輸入變量的函數(shù)，可寫成式(3)所示的矩陣形式并用數(shù)據(jù)選擇器實現(xiàn)，由各狀態(tài)的輸出要求確定式(3)中輸入矩陣的參數(shù)。
所設(shè)計的時序邏輯電路為Moore型時，輸出僅是現(xiàn)態(tài)的函數(shù)：
用卡諾圖化簡求出最簡輸出邏輯表達(dá)式，用邏輯門實現(xiàn)。
當(dāng)每態(tài)對應(yīng)一個不同的輸出函數(shù)時，可用二進(jìn)制譯碼器實現(xiàn)輸出函數(shù)。
1．4 基于可編程計數(shù)器時序邏輯電路的設(shè)計
一般設(shè)計步驟：
(1)作出狀態(tài)圖
使用MSI可編程計數(shù)器及數(shù)據(jù)選擇器設(shè)計時序邏輯電路時，狀態(tài)的簡化通常不會簡化電路結(jié)構(gòu)，一般不進(jìn)行狀態(tài)簡化，直接使用原始狀態(tài)圖進(jìn)行設(shè)計，可使各個狀態(tài)所表示的含義清楚，電路與所實現(xiàn)的邏輯功能之間的對應(yīng)關(guān)系較為明確。
(2)狀態(tài)分配
進(jìn)行狀態(tài)分配時，盡量使用不需進(jìn)行預(yù)置數(shù)的二進(jìn)制時序，盡量對非二進(jìn)制時序作相鄰分配，以利于預(yù)置數(shù)的簡化。
(3)求出EP，ET及
的矩陣式，用卡諾圖化簡求出預(yù)置數(shù)最簡邏輯表達(dá)式，求出輸出函數(shù)邏輯表達(dá)式。(4)畫出邏輯圖。
2 設(shè)計舉例
一個同步時序邏輯電路，輸入信號為M1，M2。當(dāng)M1連續(xù)輸入4個或4個以上的1時，然后M2輸入1個1時，輸出Z為1，M1，M2不同時輸入1。本文引用地址：http://butianyuan.cn/article/180632.htm
由設(shè)計要求作出原始狀態(tài)圖如圖3所示。其中，S0狀態(tài)表示起始；S1狀態(tài)表示M1輸入了1個1；S2狀態(tài)表示M1輸入了2個1；S3狀態(tài)表示M1輸入了3個1；S4狀態(tài)表示M1輸入了4個或4個以上的1。
圖3中有S0～S4共5個狀態(tài)，使用74LSl61可編程計數(shù)器的低3位代碼進(jìn)行狀態(tài)分配，按盡量使用二進(jìn)制時序的分配原則，狀態(tài)分配關(guān)系為：S0：000；S1：001；S2：010；S3：011；S4：100。
狀態(tài)分配后的狀態(tài)圖如圖4所示。
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