使用賽靈思Vivado設計套件的九大理由

　　您以往可能聽說過C語言級硬件綜合。不管您聽說過什么，C語言級算法綜合已成為系統級設計的捷徑。當前有超過400名用戶正在成功利用Vivado高層次綜合(HLS)技術開發(fā)符合C、C++和SystemC語言規(guī)范的賽靈思All Programmable器件用IP硬核。

　　Vivado HLS通過下列功能，讓系統和設計架構師走上IP硬核開發(fā)的捷徑：

　　♦ 算法描述、數據類型規(guī)格(整數、定點或浮點)和接口(FIFO、AXI4、AXI4-Lite、AXI4-Stream)抽象化;
　　♦ 采用可提供最佳QoR(結果質量)的基于指令的架構感知型編譯器;
　　♦ 使用C/C++測試平臺仿真、自動化VHDL/Verilog仿真和測試臺生成功能加快模塊級驗證;
　　♦ 發(fā)揮整套Vivado設計套件的功能，將生成的IP硬核輕松嵌入基于RTL的設計流程中;發(fā)揮Vivado System Generator for DSP的功能，將生成的IP硬核輕松嵌入基于模型的設計;發(fā)揮Vivado IP集成器(Vivado IP Integrator)的功能，將生成的IP硬核輕松集成到基于模塊的設計。

　　這樣硬件設計人員就有更多時間投入到設計領域的探索中，即有更多時間評估備選架構，找出真正理想的設計解決方案，輕松應對各種嚴峻的系統設計挑戰(zhàn)。例如設計人員將行業(yè)標準的浮點math.h運算與Vivado HLS結合使用，就能夠在實現較手動編碼的RTL更優(yōu)異的QoR的同時，讓線性代數算法的執(zhí)行速度呈數量級提高(10倍)，如表1所示。

　　表1：Vivado HLS實現的QoR

　　通過集成到OpenCV^®環(huán)境中的預先編寫、預先驗證的視覺與視頻功能，Vivado HLS還能加速基于賽靈思Zynq^®-7000 All Programmable SoC器件的系統的實時Smarter Vision算法的開發(fā)工作。此類系統使用運行在Zynq SoC的雙核ARM®處理系統上的軟件和位于Zynq SoC高性能FPGA架構上的硬件來運行這些算法(如圖6所示)。

圖6：Vivado HLS加快基于OpenCV的開發(fā)工作

　　使用Vivado HLS Smarter Vision庫的各項功能，用戶借助硬件加速就能迅速實現復雜像素處理接口和基本視頻分析功能的實時運行。

　　(如欲立即開始使用Vivado HLS，敬請下載《如何使用Vivado高層次綜合的FPGA設計》。這是一本以賽靈思對其主要客戶舉辦的培訓為依據的綜合性用戶指南。該指南可快速向軟件工程師教授如何將軟件算法從處理器上移植到賽靈思All Programmable FPGA和SoC的可編程邏輯上，加快他們的代碼運行速度。)

　　理由五：利用System Generator for DSP實現基于模塊的DSP設計集成

　　如上文所述，Vivado設計套件系統版本提供System Generator for DSP，這是一款行業(yè)領先的將DSP算法轉換為高性能生產質量級硬件的高級設計工具，轉換所需時間僅為傳統RTL設計方法的幾分之一。Vivado System Generator for DSP可讓開發(fā)人員運用業(yè)界最先進的All Programmable系統建模工具(MathWorks^®提供的Simulink™和MATLAB™)，無縫集成那些可用Vivado HLS綜合到硬件中的算術函數、SmartCORE™與LogiCORE™ IP、定制RTL以及基于C語言的模塊，從而加速高度并行系統的開發(fā)。圖7所示的是使用Vivado HLS和Vivado System Generator for DSP將基于C語言的模塊集成到Simulink中的設計流程。

圖7：使用Vivado HLS和Vivado System Generator for DSP將基于C語言的模塊集成到Simulink中

　　Vivado System Generator for DSP提供自動定點/浮點硬件生成功能、可將Simulink仿真速度提高1000倍的硬件協同仿真功能、用于基于RTL的Vivdo設計流程的系統集成功能，以及用Vivado IP集成器實現的基于模塊的設計功能，可進一步加快系統實現。

　　理由六：利用Vivado IP集成器實現基于模塊的IP集成

　　Vivado設計套件提供行業(yè)首款即插即用IP集成設計環(huán)境Vivado IP集成器 (Vivado IPI)，打破了RTL設計生產力的局限性。

　　Vivado IP集成器提供圖形化、腳本編寫(Tcl)、生成即保證正確(correct-by-construction)的設計開發(fā)流程。此外，它還提供具有器件和平臺意識的環(huán)境，以及強大的集成調試功能，能支持主要IP接口的智能自動連接、一鍵式IP子系統生成、實時設計規(guī)則檢查(DRC)和接口修改傳遞等。

　　設計人員在使用Vivado IP集成器建立IP模塊之間的連接時，工作在抽象的“接口”層面而非“信號”層面。抽象上升到接口層面大大提高了設計人員的生產力。雖然主要使用的是業(yè)界標準的AXI4接口，IP集成器也支持數十種其他常用接口。

　　工作在接口層面的設計團隊可以快速組裝采用Vivado HLS與Vivado System Generator for DSP創(chuàng)建的IP、賽靈思SmarteCORE與LogiCORE IP、聯盟成員IP和專有IP的復雜系統。結合使用Vivado IP集成器和Vivado HLS可顯著降低開發(fā)成本，僅為使用RTL方法的1/15。