高速A/D轉(zhuǎn)換器數(shù)字輸出生存法則
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CML輸出驅(qū)動(dòng)器
轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢(shì)是使用具有電流模式邏輯(CML)輸出驅(qū)動(dòng)器的串行接口。通常，高分辨率（≥14位）、高速(≥200 Msps)和需要小型封裝與低功耗的轉(zhuǎn)換器會(huì)使用這些類型的驅(qū)動(dòng)器。CML輸出驅(qū)動(dòng)器用在JESD204接口，這種接口目前用于最新轉(zhuǎn)換器。
采用具有JESD204接口的CML驅(qū)動(dòng)器后，轉(zhuǎn)換器輸出端的數(shù)據(jù)速率可達(dá)12Gbps（當(dāng)前版本JESD204B規(guī)格）。此外，需要的輸出引腳數(shù)也會(huì)大幅減少。時(shí)鐘內(nèi)置于8b/10b編碼數(shù)據(jù)流，因此無(wú)需傳輸獨(dú)立時(shí)鐘信號(hào)。
數(shù)據(jù)輸出引腳數(shù)量也得以減少，最少只需兩個(gè)。由于轉(zhuǎn)換器的分辨率、速度和通道數(shù)增加，數(shù)據(jù)輸出引腳的數(shù)量可調(diào)整到適應(yīng)所需的更高吞吐量。但是，由于CML驅(qū)動(dòng)器采用的接口通常為串行接口，引腳數(shù)的增加與CMOS或LVDS相比要小得多。（CMOS或LVDS中傳輸?shù)臄?shù)據(jù)為并行數(shù)據(jù)，需要的引腳數(shù)多得多。）
表1所示為采用80Msps轉(zhuǎn)換器的三種不同接口，轉(zhuǎn)換器具有各種通道數(shù)和位分辨率。在CMOS和LVDS輸出中，數(shù)據(jù)用作每個(gè)通道數(shù)據(jù)的同步時(shí)鐘，使用CML輸出時(shí)，JESD204數(shù)據(jù)傳輸?shù)淖畲髷?shù)據(jù)速率為3.2Gbps。察看該表可以發(fā)現(xiàn)，CML的優(yōu)勢(shì)十分明顯，引腳數(shù)大大較少。
表1：引腳數(shù)比較 - 80Msps ADC
CML驅(qū)動(dòng)器用于串行數(shù)據(jù)接口，因此，所需引腳數(shù)要少得多。圖3所示為用于具有JESD204接口或類似數(shù)據(jù)輸出的轉(zhuǎn)換器的典型CML驅(qū)動(dòng)器。該圖顯示了CML驅(qū)動(dòng)器典型架構(gòu)的一般情況。圖中顯示了可選源端接電阻和共模電壓。電路的輸入可將開關(guān)驅(qū)動(dòng)至電流源，電流源則將適當(dāng)?shù)倪壿嬛凋?qū)動(dòng)至兩個(gè)輸出端。
圖3：典型CML輸出驅(qū)動(dòng)器
CML驅(qū)動(dòng)器類似于LVDS驅(qū)動(dòng)器，以恒定電流模式工作。這也使得CML驅(qū)動(dòng)器在功耗方面具備一定優(yōu)勢(shì)。在恒定電流模式下工作需要較少的輸出引腳，總功耗會(huì)降低。
和LVDS一樣，CML也需要負(fù)載端接、單端阻抗為50?的受控阻抗傳輸線路，以及100?的差分阻抗。驅(qū)動(dòng)器本身也可能具有如圖3所示的端接，對(duì)因高帶寬信號(hào)靈敏度引起的信號(hào)反射有所幫助。
對(duì)符合JESD204標(biāo)準(zhǔn)的轉(zhuǎn)換器而言，差分和共模電平均存在不同規(guī)格，具體取決于工作速度。工作速度高達(dá)6.375Gbps，差分電平標(biāo)稱值為800mV，共模電平約為1.0V。
在高于6.375Gbps且低于12.5Gbps的速度下工作時(shí)，差分電平額定值為400mV，共模電平仍約為1.0V。隨著轉(zhuǎn)換器速度和分辨率增加，CML輸出需要合適類型的驅(qū)動(dòng)器提供必要速度，以滿足各種應(yīng)用中轉(zhuǎn)換器的技術(shù)需求。
數(shù)字時(shí)序：注意事項(xiàng)
每種數(shù)字輸出驅(qū)動(dòng)器都有時(shí)序關(guān)系，需要密切關(guān)注。由于CMOS和LVDS有多種數(shù)據(jù)輸出，需要有路由路徑來(lái)盡量減小偏斜。如果差別過(guò)大，可能就無(wú)法在接收器上實(shí)現(xiàn)合適的時(shí)序。
此外，時(shí)鐘信號(hào)也需要通過(guò)路由傳輸，并與數(shù)據(jù)輸出保持一致。時(shí)鐘輸出和數(shù)據(jù)輸出之間的路由路徑也必須格外注意，這也是為了確保偏斜不會(huì)太大。
在采用JESD204接口的CML中，數(shù)字輸出之間的路由路徑也必須加以注意。需要管理的數(shù)據(jù)輸出大大減少，因此，這一任務(wù)比較容易完成，但也不能完全忽略。這種情況下，時(shí)鐘內(nèi)置于數(shù)據(jù)中，因此無(wú)需擔(dān)心數(shù)據(jù)輸出和時(shí)鐘輸出之間的時(shí)序偏斜。但是，必須注意，接收器中要有足夠的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)電路。
除了偏斜之外，還必須關(guān)注CMOS和LVDS的建立和保持時(shí)間。數(shù)據(jù)輸出必須于時(shí)鐘發(fā)生邊沿躍遷之前在充足時(shí)間內(nèi)驅(qū)動(dòng)至恰當(dāng)?shù)倪壿嫚顟B(tài)，還必須在時(shí)鐘發(fā)生邊沿躍遷之后以該邏輯狀態(tài)維持充足時(shí)間。這可能會(huì)受到數(shù)據(jù)輸出和時(shí)鐘輸出之間偏斜的影響，因此，保持良好的時(shí)序關(guān)系非常重要。
由于具有較低信號(hào)擺幅和差分信號(hào)，LVDS相比CMOS具有一定優(yōu)勢(shì)。和CMOS驅(qū)動(dòng)器一樣切換邏輯狀態(tài)時(shí)，LVDS輸出驅(qū)動(dòng)器無(wú)需將這樣的大信號(hào)驅(qū)動(dòng)至各種不同輸出，也不會(huì)從電源吸取大量電流。因此，它在切換邏輯狀態(tài)時(shí)不太可能會(huì)出現(xiàn)問(wèn)題。
如果有許多CMOS驅(qū)動(dòng)器同時(shí)切換，電源電壓會(huì)下拉并引起問(wèn)題，將正確的邏輯值驅(qū)動(dòng)至接收器。LVDS驅(qū)動(dòng)器會(huì)保持在恒定電流水平，這一特別問(wèn)題就不會(huì)發(fā)生。此外，由于采用了差分信號(hào)，LVDS驅(qū)動(dòng)器本身對(duì)共模噪聲的耐受能力也較強(qiáng)。
CML驅(qū)動(dòng)器具有和LVDS同樣的優(yōu)勢(shì)。這些驅(qū)動(dòng)器也有恒定水平的電流，但和LVDS不同的是，由于數(shù)據(jù)為串行，所需電流值小得多。此外，由于也采用了差分信號(hào)，CML驅(qū)動(dòng)器同樣對(duì)共模噪聲具有良好的耐受能力。
但是，LVDS和CML的缺點(diǎn)在于，由于電流為恒定值，因此，即使在采樣速率較低時(shí)，功耗仍然會(huì)很大。對(duì)于高速與高分辨率轉(zhuǎn)換器而言，LVDS或CML相比CMOS的優(yōu)勢(shì)在于，功耗和引腳數(shù)明顯減少。
隨著轉(zhuǎn)換器技術(shù)的發(fā)展，速度和分辨率不斷增加，數(shù)字輸出驅(qū)動(dòng)器也不斷演變發(fā)展，以滿足數(shù)據(jù)傳輸需求。隨著轉(zhuǎn)換器中的數(shù)字輸出接口轉(zhuǎn)換為串行數(shù)據(jù)傳輸，CML輸出越來(lái)越普及。
但是，目前的設(shè)計(jì)中仍然會(huì)用到CMOS和LVDS數(shù)字輸出。每種數(shù)字輸出都有最適合的應(yīng)用。每種輸出都面臨著挑戰(zhàn)，必須考慮到一些設(shè)計(jì)問(wèn)題，且各有所長(zhǎng)。
在采樣速度小于200Msps的轉(zhuǎn)換器中，CMOS仍然是一種合適的技術(shù)。采樣速度增至200Msps以上時(shí)，和CMOS相比，LVDS在許多應(yīng)用中更加可行。為了進(jìn)一步增加效率、降低功耗、減小封裝尺寸，CML驅(qū)動(dòng)器可與JESD204之類的串行數(shù)據(jù)接口配合使用。本文引用地址：http://butianyuan.cn/article/186154.htm
評(píng)論