基于DP標(biāo)準(zhǔn)發(fā)射端擴(kuò)頻時(shí)鐘發(fā)生器電路設(shè)計(jì)

　　電源噪聲是造成PLL輸出時(shí)鐘抖動(dòng)最主要的原因，而鎖相環(huán)內(nèi)部最易受噪聲影響的模塊為壓控振蕩器(VCO)，本文采用一種高電源噪聲抑制、高線性范圍的壓控振蕩器，它通過(guò)高電源抑制比的電壓調(diào)節(jié)器對(duì)受噪聲干擾的外部電源進(jìn)行預(yù)處理，產(chǎn)生穩(wěn)定的內(nèi)部電源，從而減小外部電源噪聲對(duì)VCO核心電路的影響，同時(shí)，也改進(jìn)電壓一電流轉(zhuǎn)換(V-IConverter)電路，提高VCO電壓頻率轉(zhuǎn)換特性的線性范圍，減小VCO非線性增益對(duì)PLL輸出抖動(dòng)的影響。

　　4 擴(kuò)頻時(shí)鐘發(fā)生器整體電路仿真

　　圖6、圖7分別為輸出810 MHz的擴(kuò)頻前后的能譜圖，而圖8、圖9分別是輸出1 350 MHz時(shí)擴(kuò)頻前后的能譜圖。

　　由圖6和圖7、圖8和圖9對(duì)比可以看出，擴(kuò)頻后，基頻和諧波的能量有一定下降，該設(shè)計(jì)得到了比較滿意的效果。

　　5 結(jié)束語(yǔ)

　　該設(shè)計(jì)是一款用于發(fā)射端時(shí)鐘產(chǎn)生的鎖相環(huán)，其創(chuàng)新點(diǎn)在于：在綜合考慮數(shù)模混合電路的功耗。性能等方面因素的基礎(chǔ)上，對(duì)各模塊電路進(jìn)行優(yōu)化，為電荷泵和壓控振蕩器提供穩(wěn)定的電流和電壓，且采用三角波調(diào)制壓控振蕩器控制電壓的方法對(duì)時(shí)鐘擴(kuò)頻，減小電磁干擾。整體的電路級(jí)仿真驗(yàn)證表明，該設(shè)計(jì)符合DP標(biāo)準(zhǔn)的性能要求。