SPI總線的特點(diǎn)、工作方式及常見錯(cuò)誤解答

圖6模式錯(cuò)誤的檢測

　　4.3 溢出錯(cuò)誤（OVR）

　　溢出錯(cuò)誤表示連續(xù)傳輸多個(gè)數(shù)據(jù)時(shí)，后一個(gè)數(shù)據(jù)覆蓋了前一個(gè)數(shù)據(jù)而產(chǎn)生的錯(cuò)誤。

　　狀態(tài)標(biāo)志SPIF表示的是數(shù)據(jù)傳輸正在進(jìn)行中，它對數(shù)據(jù)的傳輸有較大的影響。主器件的SPIF有效由數(shù)據(jù)寄存器的空標(biāo)志SPTE＝0產(chǎn)生，而從器件的SPIF有效則只能由收到的第一個(gè)SCK的跳變產(chǎn)生，且又由于從器件的SPIF和主器件發(fā)出的SCK是異步的，因此從器件的傳輸標(biāo)志SPIF從相對于主器件的傳輸標(biāo)志SPIF主有一定的滯后。如圖7所示，在主器件連續(xù)發(fā)送兩個(gè)數(shù)據(jù)的時(shí)候?qū)⒂锌赡軐?dǎo)致從器件的傳輸標(biāo)志和主器件下一個(gè)數(shù)據(jù)的傳輸標(biāo)志相重疊（圖7中虛線和陰影部分），第一個(gè)收到的數(shù)據(jù)必然被覆蓋，第二個(gè)數(shù)據(jù)的收/發(fā)也必然出錯(cuò)，產(chǎn)生溢出錯(cuò)誤。

圖7溢出錯(cuò)誤

　　通過對從器件的波形分析發(fā)現(xiàn)，counter＝8后的第一個(gè)時(shí)鐘周期，數(shù)據(jù)最后一位的傳輸已經(jīng)完成。在數(shù)據(jù)已經(jīng)收/發(fā)完畢的情況下，counter＝8狀態(tài)的長短對數(shù)據(jù)的正確性沒有影響，因此可以縮短counter＝8的狀態(tài)，以避免前一個(gè)SPIF和后一個(gè)SPIF相重疊。這樣，從硬件上避免了這一階段的溢出錯(cuò)誤。

　　但是，如果從器件工作速度不夠快或者軟件正在處理其他事情，在SPI接口接收到的數(shù)據(jù)尚未被讀取的情況下，又接收到一個(gè)新的數(shù)據(jù)，溢出錯(cuò)誤還是會(huì)發(fā)生的。此時(shí)，SPI接口保護(hù)前一個(gè)數(shù)據(jù)不被覆蓋，舍棄新收到的數(shù)據(jù)，置溢出標(biāo)志OVR＝1；另外發(fā)出中斷信號（如果該中斷允許），通知從器件及時(shí)讀取數(shù)據(jù)。

　　4.4 偏移錯(cuò)誤（OFST）

　　SPI接口一般要求從器件先工作，然后主器件才開始發(fā)送數(shù)據(jù)。有時(shí)在主器件往外發(fā)送數(shù)據(jù)的過程中，從器件才開始工作，或者SCK受到外界干擾，從器件未能準(zhǔn)確地接收到8個(gè)SCK。如圖8所示，從器件接收到的8個(gè)SCK其實(shí)是屬于主器件發(fā)送相鄰的兩個(gè)數(shù)據(jù)的SCK主。這時(shí)，主器件的SPIF和從器件的SPIF會(huì)發(fā)生重疊，數(shù)據(jù)發(fā)生了錯(cuò)位，從器件如果不對此進(jìn)行糾正的話，數(shù)據(jù)的接收/發(fā)送便一直地錯(cuò)下去。

圖8偏移錯(cuò)誤

　　在一個(gè)數(shù)據(jù)的傳輸過程中，SPR是不允許改變的，即SCK是均勻的，而從圖5可以看出，從器件接收到的8個(gè)SCK并不均勻，它們是分別屬于兩個(gè)數(shù)據(jù)的，因此可以計(jì)算SCK的占空時(shí)間來判斷是否發(fā)生了偏移錯(cuò)誤。經(jīng)分析，正常時(shí)候SCK＝1時(shí)的時(shí)鐘周期數(shù)n的取值滿足如下關(guān)系：

　　但由于主從時(shí)鐘之間是異步的，并且經(jīng)過了取整，所以正常時(shí)候SCK＝1時(shí)的時(shí)鐘周期計(jì)數(shù)值COUNT應(yīng)滿足：

　　比如在圖5中，COUNT的最大值COUNT（max）＝2或者1，都可認(rèn)為是正常的。但當(dāng)出現(xiàn)COUNT（max）＝8時(shí)，可以判定出現(xiàn)了偏移錯(cuò)誤。在實(shí)際設(shè)計(jì)中，先記錄下第一個(gè)COUNT（max）的值，如果后面又出現(xiàn)與記錄值相差1以上的COUNT（max）出現(xiàn)，可知有偏移錯(cuò)誤OFST發(fā)生。SPI接口在“不均勻”的地方令SPIF＝1，然后準(zhǔn)備等待下一個(gè)數(shù)據(jù)的第一個(gè)SCK。其中COUNT的位數(shù)固定為8位，為了避免溢出時(shí)重新從00H開始計(jì)數(shù)，當(dāng)計(jì)數(shù)達(dá)到ffH時(shí)停止計(jì)數(shù)。

　　4.5 其他錯(cuò)誤

　　設(shè)定不當(dāng)，或者受到外界干擾，數(shù)據(jù)傳輸難免會(huì)發(fā)生錯(cuò)誤，或者有時(shí)軟件對錯(cuò)誤的種類判斷不清，必須要有一種方法強(qiáng)制SPI接口從錯(cuò)誤狀態(tài)中恢復(fù)過來。在SPI不工作，即SPEN＝0的時(shí)候，清除SPI模塊內(nèi)部幾乎所有的狀態(tài)（專用寄存器除外）。如果軟件在接收數(shù)據(jù)的時(shí)候，能夠發(fā)現(xiàn)數(shù)據(jù)有錯(cuò)誤，無論是什么錯(cuò)誤，都可以強(qiáng)制停止SPI的工作，重新進(jìn)行數(shù)據(jù)傳輸。例如，在偏移錯(cuò)誤（OFST）中，如果SPR2、SPR1和SPR0的設(shè)置適當(dāng)，也可以使SCK顯得比較“均勻”。SPI接口硬件本身不可能檢測到有錯(cuò)誤，若用戶軟件能夠發(fā)現(xiàn)錯(cuò)誤，這時(shí)就可以強(qiáng)制停止SPI的傳輸工作，這樣就可以避免錯(cuò)誤一直持續(xù)下去。

　　在應(yīng)用中，如果對數(shù)據(jù)的正確性要求較高，除了要在軟件上滿足SPI接口的時(shí)序要求外，還需要在軟件上作適當(dāng)?shù)奶幚怼?p>　　5.設(shè)計(jì)SPI總線控制器

　　目前的項(xiàng)目中使用了SPI總線接口的FLASH存儲(chǔ)器存儲(chǔ)圖像數(shù)據(jù)。FLASH的SPI總線頻率高達(dá)66M，但MCU的頻率較低，晶振頻率7.3728M，SPI最大頻率為主頻1/2。對于320*240*16的圖像讀取時(shí)間為333ms，而且還忽略了等待SPI傳輸完成、寫顯存、地址坐標(biāo)設(shè)定等時(shí)間。實(shí)際測試約為1s。成為GUI設(shè)計(jì)的極大瓶頸。由于TFT驅(qū)動(dòng)是自己FPGA設(shè)計(jì)的，資源尚有余量，決定把SPI控制器（主）及寫圖像部分邏輯放入FPGA中用硬件完成。

　　首先接觸到的是SPI的SCK時(shí)鐘頻率問題。FPGA的頻率是48M，未使用PLL。能否以此頻率作為SCK頻率呢？要知道所有的MCU提供的SPI頻率最大為主頻的1/2！為什么呢？查過一些資料后發(fā)現(xiàn)，SPI從機(jī)接收數(shù)據(jù)并不是以SCK為時(shí)鐘的，而是以主頻為時(shí)鐘對SCK和MISO進(jìn)行采樣，由采樣原理得知SCK不能大于1/2主頻，也就有了MCU提供最大master頻率是1/2主頻，最大slaver頻率是1/4主頻。FPGA在只作為主機(jī)時(shí)能否實(shí)現(xiàn)同主頻一樣頻率的SCK呢？？答案貌似是肯定的！但我還是有點(diǎn)擔(dān)心，用組合邏輯控制SCK會(huì)不會(huì)出現(xiàn)較大毛刺影響系統(tǒng)穩(wěn)定性呢？