基于流水線加法器的數(shù)字相關(guān)器設(shè)計(jì)

O 引言
數(shù)字相關(guān)器是擴(kuò)頻通信體制下數(shù)字中頻接收機(jī)核心部件之一，在數(shù)字?jǐn)U頻通信系統(tǒng)中應(yīng)用廣泛，但由于受數(shù)字信號處理器件速度限制，無法應(yīng)用于高速寬帶通信系統(tǒng)。其中一個(gè)重要原因是高位數(shù)的加法器進(jìn)位延遲過大，使得在一個(gè)采樣時(shí)鐘節(jié)拍內(nèi)無法完成一次累加運(yùn)算，而導(dǎo)致相關(guān)運(yùn)算錯(cuò)誤。隨著FPGA技術(shù)的快速發(fā)展，器件速度的不斷提升，這一問題一定程度得到改善，但仍然無法滿足高位數(shù)擴(kuò)頻碼、高采樣速率和大動態(tài)范圍的數(shù)字相關(guān)器的工程實(shí)現(xiàn)，因此必須采用優(yōu)化算法最大限度地減少加法器進(jìn)位操作，從而降低電路延遲對數(shù)字相關(guān)處理的影響，較為可行的方法是通過流水線加法器構(gòu)建數(shù)字相關(guān)器。

1 數(shù)字相關(guān)器基本模型分析
數(shù)字相關(guān)器類似于匹配濾波器，可以看作乘累加運(yùn)算器，即輸入數(shù)據(jù)流同本地碼在采樣同步時(shí)鐘的驅(qū)動下(在一個(gè)時(shí)鐘節(jié)拍內(nèi))逐級相乘并累加。以32階數(shù)字相關(guān)器為例，假定中頻信號采樣速率是擴(kuò)頻碼速率的4倍，輸入采樣數(shù)據(jù)流為補(bǔ)碼(如果輸入碼流是2進(jìn)制碼應(yīng)通過邏輯電路轉(zhuǎn)換成補(bǔ)碼)，可建立如圖1所示電路模型(全加器型)。

圖1所構(gòu)建的數(shù)字相關(guān)器其特點(diǎn)是模型較為簡單，在進(jìn)行FPGA邏輯電路設(shè)計(jì)時(shí)也較容易實(shí)現(xiàn)，同時(shí)在輸入信號動態(tài)范圍較小(采樣數(shù)據(jù)流數(shù)據(jù)帶寬較小)的情況下器對硬件資源的消耗也較少(不考慮乘法器消耗的資源)。但是當(dāng)輸入信號動態(tài)范圍較大時(shí)，如采樣數(shù)據(jù)流數(shù)據(jù)帶寬超過8 b，中頻信號采樣速率超過40 MHz時(shí)此模型的缺陷就會暴露出來，其核心問題是∑求和加法電路要在一個(gè)時(shí)鐘節(jié)拍內(nèi)必須完成32個(gè)8 b補(bǔ)碼數(shù)據(jù)的加法運(yùn)算，而FPGA內(nèi)部門到門的延遲會使每一位加法電路在進(jìn)行運(yùn)算時(shí)產(chǎn)生一定時(shí)間的暫態(tài)。當(dāng)這種暫態(tài)逐級累加時(shí)就會造成一個(gè)時(shí)鈍單位內(nèi)無法產(chǎn)生穩(wěn)定、有效的輸出結(jié)果，同時(shí)如果輸入的數(shù)據(jù)流產(chǎn)生較多的進(jìn)位，則會使相關(guān)結(jié)果出錯(cuò)。
由上述可知，圖1所描述的相關(guān)器電路模型應(yīng)用在實(shí)際的通信系統(tǒng)中會存在隱患，尤其是作為時(shí)隙信號同步頭字符相關(guān)處理時(shí)，有可能造成時(shí)隙同步的誤觸發(fā)。若作為位同步字符時(shí)會造成整時(shí)隙的接收數(shù)據(jù)較高誤碼。