圖5中的傳輸線(xiàn)模型由發(fā)送端、線(xiàn)阻抗、路徑上的相關(guān)器件與接收端組成。發(fā)送端和接收端的仿真模型是一種IBIS仿真文件。IBIS是對(duì)輸入輸出端口的電氣特性快速準(zhǔn)確建模的方法，是反映芯片驅(qū)動(dòng)和接收電氣特性的一種國(guó)際標(biāo)準(zhǔn)，它提供一種標(biāo)準(zhǔn)的文件格式來(lái)記錄如驅(qū)動(dòng)源輸出阻抗、上升／下降時(shí)間及輸入負(fù)載等參數(shù)，非常適合用于振蕩和串?dāng)_等高頻效應(yīng)的計(jì)算與仿真。這里選擇發(fā)送端為ICS85301l的模型，而接收端為ADS5463的模型，圖中線(xiàn)路阻抗選擇50 Ω，兩個(gè)輸出端并聯(lián)到地的電阻為142 Ω，線(xiàn)路上的隔直電容為100 nF。 本文引用地址：http://butianyuan.cn/article/188363.htm輸入激勵(lì)設(shè)置為．500 MHz、占空比為50的時(shí)鐘源，在LineSim的數(shù)字示波器的仿真結(jié)果窗口中顯示的波形如圖6和圖7所示。
圖6和圖7顯示的是信號(hào)的差分值?？梢钥闯?，信號(hào)在發(fā)送端的失真還可以接受，但是在接收端的波形出現(xiàn)了較嚴(yán)重的振鈴現(xiàn)象，其原因可能是：傳輸線(xiàn)阻抗和負(fù)載阻抗不匹配，導(dǎo)致信號(hào)發(fā)生反射，引起振鈴現(xiàn)象；端接的拓?fù)浣Y(jié)構(gòu)不對(duì)，采用了錯(cuò)誤的端接方式。 傳輸線(xiàn)理論中對(duì)于振鈴現(xiàn)象原因的分析是：當(dāng)傳輸線(xiàn)阻抗大于信號(hào)源阻抗時(shí)，信號(hào)源段反射系數(shù)為負(fù)值，這時(shí)將產(chǎn)生振鈴現(xiàn)象。結(jié)合本電路分析，由于信號(hào)源阻抗是ICS853011內(nèi)部的輸出射隨器的輸出阻抗，約為4 Ω，而此時(shí)的傳輸線(xiàn)阻抗為50 Ω，過(guò)強(qiáng)的驅(qū)動(dòng)能力導(dǎo)致負(fù)載端出現(xiàn)振鈴現(xiàn)象。 消除振鈴現(xiàn)象的方法有降低系統(tǒng)時(shí)鐘頻率、縮短傳輸線(xiàn)長(zhǎng)度、采用正確的端接方式3種。由于本系統(tǒng)的時(shí)鐘頻率是固定的，而傳輸線(xiàn)長(zhǎng)度又由PCB(印制電路板)的物理布局所限定，故只有采用正確的端接方式最為經(jīng)濟(jì)靈活。常見(jiàn)的端接方式有源匹配和負(fù)載匹配，下面介紹這兩種方法的原理。
源匹配要求為輸出端串聯(lián)一個(gè)電阻，使源阻抗R。等于線(xiàn)路阻抗Z。，串聯(lián)后，源反射系數(shù)等于0，從而消除了負(fù)載上的反射信號(hào)。換言之，串聯(lián)的電阻吸收了發(fā)射的信號(hào)。本電路改進(jìn)后如圖8所示，在輸出端串聯(lián)了一個(gè)的電阻Rs，Rs=z0一R0=50-4=46 Ω，串聯(lián)后的接收端波形見(jiàn)圖9。從圖9可看出，串聯(lián)一個(gè)電阻后，接收端的波形得到了很大改善。但是這種方式稍微減小了接收波形的幅度值。但總的來(lái)說(shuō)，信號(hào)還在A(yíng)DC的接受范圍內(nèi)，不會(huì)對(duì)ADC性能有較大影響。
為了不衰減時(shí)鐘信號(hào)的幅度，另一種較好的匹配方式是終端匹配。終端匹配的原理是在走線(xiàn)路徑終端并聯(lián)一個(gè)電阻RL在接收端負(fù)載上，使總的負(fù)載ZL=Z0，從而使反射系數(shù)
，以消除反射，在這里采用交流負(fù)載匹配，即由一個(gè)電阻RL串聯(lián)一個(gè)電容CL然后并聯(lián)到原接收端負(fù)載上，這樣相比單接一個(gè)電阻最大的好處是可以降低直流功耗。改進(jìn)的電路如圖10所示。
圖11所示為由Hyperlynx的仿真波形，可見(jiàn)這種方式也改善了接收端波形，同時(shí)減少了直流功耗。
在實(shí)際的時(shí)鐘電路設(shè)計(jì)中，不僅需要考慮端接方式和器件值大小，還需要考慮器件的擺放，如端接電阻和必須盡可能靠近接收端、源電阻必須盡可能靠近發(fā)送端、器件與走線(xiàn)方向一致等；同時(shí)，布線(xiàn)必須嚴(yán)格按照差分規(guī)則，保證兩差分線(xiàn)之間間距相等、兩線(xiàn)線(xiàn)長(zhǎng)相等，與周?chē)咚贁?shù)字線(xiàn)保持2倍以上的線(xiàn)間距，只有這樣才能最終實(shí)現(xiàn)高性能的時(shí)鐘設(shè)計(jì)。 4結(jié)束語(yǔ)
在高速時(shí)鐘電路的設(shè)計(jì)中，信號(hào)完整性問(wèn)題一直是困擾設(shè)計(jì)人員的問(wèn)題，本文提出的PECIL高速時(shí)鐘設(shè)計(jì)是在A(yíng)DC設(shè)計(jì)中成功與否的關(guān)鍵因素。通過(guò)HyperLynx仿真，可以在最大程度上避免設(shè)計(jì)中的信號(hào)完整性問(wèn)題。本時(shí)鐘設(shè)計(jì)已在PcB實(shí)物上得到驗(yàn)證，取得了與仿真一致的效果，證明使用HyperLynx輔助設(shè)計(jì)人員進(jìn)行關(guān)鍵時(shí)鐘路徑的設(shè)計(jì)是可行的。
加入技術(shù)交流群
評(píng)論