高速12位模數(shù)轉(zhuǎn)換器AD7892及其在圖像采集中的應(yīng)用

2.2 串行輸出時(shí)序
　　當(dāng)MODE腳為低時(shí)，為串行方式，時(shí)序如圖4所示。采用這種方式可和工業(yè)標(biāo)準(zhǔn)的微處理器、控制器和DSP等相連。其轉(zhuǎn)換啟動(dòng)信號(hào)CONVST、結(jié)束信號(hào)EOC、片選CS和圖3相同，數(shù)據(jù)的讀出應(yīng)在EOC的下降沿到下次采樣前，即CONVST上升前的200ns(AD7892－3)或400ns(AD7892－1，－2)之間進(jìn)行。EOC的下降沿可產(chǎn)生中斷或產(chǎn)生RFS信號(hào)，在讀出期間RFS應(yīng)保持低電平，否則數(shù)據(jù)線為三態(tài)，SCLK一般由接收數(shù)據(jù)者提供，進(jìn)行同步輸出輸入的最高頻率是20MHz(高、低電平最小時(shí)間為25ns)，每一個(gè) SCLK的上升沿延時(shí)一段時(shí)間后(最小5ns，最大25ns)，在數(shù)據(jù)線上輸出一位，共輸出16位數(shù)據(jù)，前四位是0，后12位是轉(zhuǎn)換后的有效數(shù)據(jù)，高位在前，DB0是最后一位，16位數(shù)據(jù)輸出后由RFS或第17個(gè)SCLK的上升沿(哪個(gè)在前，哪個(gè)起作用)使輸出變?yōu)楦咦钁B(tài)，讀出數(shù)據(jù)最少需要16個(gè)脈沖，假設(shè)SCLK的最高頻率為20MHz，則讀出時(shí)間最少要800ns，在加上采樣和轉(zhuǎn)換時(shí)間，對(duì)于AD7892－3來(lái)說(shuō)最高速度為400kSPS，對(duì)于 AD7892－1和－2來(lái)說(shuō)最高速度為357kSPS。

2.3 轉(zhuǎn)換后的二進(jìn)制代碼
　　由于三種類(lèi)型的模擬輸入范圍不同，因而其轉(zhuǎn)換輸出的二進(jìn)制代碼也不同，表2所列為AD7892－1和AD7892－3的輸入輸出代碼、表3所列為AD7892－2的代碼。

　　對(duì)于AD7892－1和AD7892－3，F(xiàn)SR為滿(mǎn)度范圍，如輸入為±10V，則FSR=20V，輸入為±5V，F(xiàn)SR=10V，輸入為±2.5V， FSR=5V。模擬信號(hào)從－FSR/2→GND→＋FSR/2變化，輸出則從100…000→111…111→000…000→011…111變化。而對(duì)于AD7892－2，在輸入從0→＋2.5V變化時(shí)，輸出則從全0→全1。

3　AD7892在CCD圖像采集中的應(yīng)用

　　圖5所示為AD7892用于CCD圖像采集系統(tǒng)的電路圖。目的是把CCD讀出的模擬信號(hào)(單極性)轉(zhuǎn)換為12位數(shù)字信號(hào)，以便微機(jī)能夠進(jìn)行處理，該電路采用的是AD7892AN－1的并行輸出模式，其速度設(shè)計(jì)為400kSPS。

　　在此應(yīng)用中，將IN2接到IN1，其輸入范圍為±5V，CCD產(chǎn)生的輸出信號(hào)經(jīng)調(diào)理電路進(jìn)行處理后其輸出電壓范圍為－5V～0V，故輸出D11～D0為100…000～111…111，即從2048→4095，在D11反相后，鎖存器鎖存的數(shù)據(jù)為000…000→011…111，即從0→2047。在微機(jī)發(fā)出CONVST信號(hào)啟動(dòng)轉(zhuǎn)換的同時(shí)，把上次轉(zhuǎn)換的結(jié)果的低八位取走，然后取走高四位。