基于AD9958多波形雷達(dá)信號(hào)源軟硬件的設(shè)計(jì)
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3．2 時(shí)序產(chǎn)生器
3．2．1 DDS參考時(shí)鐘
AD9958支持多種時(shí)鐘配置方式用以實(shí)現(xiàn)AD9958的系統(tǒng)時(shí)鐘。通過設(shè)置AD9958的CLK_MODE_SEL管腳，可將時(shí)鐘設(shè)置為晶振輸入或參考時(shí)鐘輸入，并且支持單端或差分的時(shí)鐘方式。這里將其配置為參考時(shí)鐘單端輸入模式，直接通過FPGA輸入20 MHz時(shí)鐘信號(hào)，并通過AD9958鎖相環(huán)電路倍頻產(chǎn)生AD9958系統(tǒng)時(shí)鐘400 MHz，倍頻系數(shù)通過FRl寄存器的FRl22：18>位設(shè)置。設(shè)FRl22：18>這5位換算的十進(jìn)制值為M，表1給出CLK_MODE_SEL引腳、M與時(shí)鐘的關(guān)系。
3．2．2 時(shí)序控制信號(hào)
DDS的時(shí)序控制信號(hào)由FPGA完成，包括DDS的IO_Updata、PS0一PS3等信號(hào)。FPGA接受ADSP-BF531的時(shí)序控制參數(shù)，經(jīng)過分頻產(chǎn)生相應(yīng)的定時(shí)信號(hào)。即產(chǎn)生相應(yīng)波形下的更新信號(hào)(IO_Updata)、PSO~PS3信號(hào)等，實(shí)現(xiàn)波形時(shí)序控制。
雷達(dá)脈沖信號(hào)產(chǎn)生的時(shí)序關(guān)系如圖2所示。根據(jù)雷達(dá)脈沖波形參數(shù)，F(xiàn)PGA產(chǎn)生同步信號(hào)及更新信號(hào)。其中，將脈沖寬度(PW)，脈沖重復(fù)周期(PRI)作為時(shí)序控制信號(hào)。本文引用地址：http://www.butianyuan.cn/article/189026.htm
根據(jù)圖2的時(shí)序關(guān)系，時(shí)序產(chǎn)生器實(shí)際上是一個(gè)可編程的計(jì)數(shù)分頻比較單元，在DDS控制處理器的控制下，產(chǎn)生所需的各種控制信號(hào)。時(shí)序產(chǎn)生器的邏輯原理如圖3所示。
時(shí)序產(chǎn)生器中的可編程PRI計(jì)數(shù)器，根據(jù)控制器預(yù)置的PRI值，產(chǎn)生PRI周期控制信號(hào)。同時(shí)該計(jì)數(shù)器的值與可編程比較器的值進(jìn)行相同比較，比較器輸出用于產(chǎn)生ioupdata脈沖。在相位編碼模式下，利用子碼產(chǎn)生器產(chǎn)生相位選擇
(p_contr01)脈沖；在線性調(diào)頻模式下，利用方向控制器產(chǎn)生(1pm_contro1)控制線性調(diào)頻方向。時(shí)序產(chǎn)生器產(chǎn)生幀同步信號(hào)、視頻脈沖信號(hào)和IO_Updata脈沖，用于控制DDS產(chǎn)生時(shí)序的中頻脈沖信號(hào)。
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