基于FPGA的數(shù)字三相鎖相環(huán)優(yōu)化設計

摘要：數(shù)字三相鎖相環(huán)中含有大量乘法運算和三角函數(shù)運算，占用大量的硬件邏輯資源。為此，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實現(xiàn)方案，利用乘法模塊復用和CORDIC算法實現(xiàn)三角函數(shù)運算，并用Vetilog HDL硬件描述語言對優(yōu)化前后的算法進行了編碼實現(xiàn)。仿真和實驗結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準確地鎖定相位，具有良好的性能。
關(guān)鍵詞：FPGA；三相鎖相環(huán)；乘法復用；CORDIC

0 引言
在PWM整流器、不間斷電源(UPS)、有源電力濾波器(APF)等需要并網(wǎng)的電力電子裝置控制中，獲得電網(wǎng)電壓的相位是系統(tǒng)控制的前提。一般都采用鎖相環(huán)PLL來獲取電網(wǎng)電壓的相位。三相電網(wǎng)電壓可能存在三相不平衡，電壓有諧波、頻率、相位突變。為了全面反映電網(wǎng)電壓的真實狀況，采用三相鎖相環(huán)來鎖定電網(wǎng)電壓相位角，而且三相鎖相環(huán)的抗干擾能力更強。采用現(xiàn)場可編程門陣列(FPGA)，并以硬件方式實現(xiàn)三相鎖相環(huán)，可充分體現(xiàn)FPGA硬件的高速性，且不受CPU資源的制約。
本文對數(shù)字三相鎖相環(huán)的系統(tǒng)原理和算法實現(xiàn)進行了研究，并對三相鎖相環(huán)在FPGA中實現(xiàn)的算法進行了優(yōu)化設計。通過采用乘法模塊復用和基于坐標旋轉(zhuǎn)數(shù)字式計算機(CORDIC)的算法計算含有三角函數(shù)的坐標轉(zhuǎn)換模塊，節(jié)省了數(shù)字三相鎖相環(huán)實現(xiàn)所需的硬件開銷。用硬件描述語言Verilog HDL設計出了整個三相鎖相環(huán)系統(tǒng)。該三相鎖相環(huán)在以Altera公司芯片CyconeⅡEP2C15AF256C8為主芯片的實驗板上進行了驗證。

1 三相鎖相環(huán)的基本原理
1．1 鎖相環(huán)基本原理
鎖相環(huán)一般由鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)組成。鎖相環(huán)是一個相位反饋系統(tǒng)。鑒相器把周期性的輸入信號與VCO反饋來的相位信號進行比較，得到一個相位誤差；誤差經(jīng)環(huán)路濾波器進行濾波，環(huán)路濾波器的輸出被用作控制信號送入VCO，用來消除輸入、輸出信號的相位差。
1．2 三相鎖相環(huán)的結(jié)構(gòu)與原理
三相鎖相環(huán)的拓撲結(jié)構(gòu)如圖1所示。

數(shù)字三相鎖相環(huán)的關(guān)鍵模塊是矢量控制中的2個系統(tǒng)變換：從a-b-c三相靜止坐標到α-β兩相靜止坐標的Clarke變換(C32)和從α-β兩相靜止坐標到d-q兩相旋轉(zhuǎn)坐標(基波同步速為ω0)的Park變換(Cdq)：