Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

由上述這個(gè)程序可以看出:Verilog HDL程序是由模塊構(gòu)成的。每個(gè)模塊的內(nèi)容都是嵌在module和endmodule兩個(gè)語句之間實(shí)現(xiàn)特定的功能的。每個(gè)模塊都由兩部分組成,一部分描述接口;另一部分描述邏輯功能，即定義輸入是如何影響輸出的。如程序中的sequdet(x,z,clk,rst)就是模塊的端口，聲明了模塊的輸入、輸出口。接下來就是模塊中最重要的部分邏輯功能的定義。在模塊中產(chǎn)生邏輯，Verilog HDL語言有3種方法：

(1)用“assign”聲明語句。這種方法很簡單，只需寫一個(gè)“assign”,后面再加一個(gè)方程式即可。這也是最常用的方法之一。如程序中的assign z==(state==D x==1)?1:0;就表示狀態(tài)為D時(shí)又收到了1，表明收到“01101”應(yīng)使Z輸出為高電平。

(2)用“always”塊。它常被用來描述時(shí)序邏輯，上面的程序中即用這個(gè)模塊完成了狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)化功能。

(3)采用實(shí)例元件的方法。這時(shí)只要鍵入元件的名字和相連的引腳即可。這樣就可以用上面這不長的程序，完成這個(gè)對(duì)序列的檢測(cè)功能，并且邏輯描述也十分容易理解。

上述程序輸入完成后,接下來首先要經(jīng)EDA設(shè)計(jì)軟件進(jìn)行編譯。本設(shè)計(jì)采用的是美國ALTERA公司的MAX+PLUSII軟件,經(jīng)Compiler編譯器編譯,沒有任何問題后。建網(wǎng)表、邏輯綜合、適配、劃分、時(shí)域分析、裝配等均已自動(dòng)完成,并生成多個(gè)后續(xù)工作要用的文件。編譯成功表明已為所設(shè)計(jì)的項(xiàng)目建立了一個(gè)編程文件,但還不能說明該文件在各種情況下都有正確的響應(yīng),因此編譯通過后還要進(jìn)行功能和時(shí)序仿真,仿真結(jié)果如圖2所示。

經(jīng)仿真發(fā)現(xiàn)輸出Z和輸入X有一段延時(shí)。通過波形很難給出定量的信號(hào)延時(shí)關(guān)系,為此我們?cè)谶M(jìn)行定時(shí)分析。定時(shí)分析結(jié)果如圖3所示,從表中顯示出了“CLK”到“Z”的延遲路徑為7.6ns、“X”到“Z”的延遲路徑為6ns。這樣,經(jīng)Verilog HDL語言的文本編輯、編譯、仿真波形編輯、仿真和定時(shí)分析一系列設(shè)計(jì)步驟,設(shè)計(jì)出符合要求的數(shù)字系統(tǒng)后就可以通過編程器下載到指定的芯片中去。

綜上所述,則更能體會(huì)到Verilog HDL語言的優(yōu)勢(shì):由于它在其門級(jí)描述的底層,也就是晶體管開關(guān)的描述方面比VHDL等各種其它的HDL語言有更強(qiáng)的功能。所以在復(fù)雜數(shù)字邏輯電路和系統(tǒng)的設(shè)計(jì)仿真時(shí)更有優(yōu)勢(shì);描述的設(shè)計(jì)思想、電路結(jié)構(gòu)和邏輯關(guān)系清晰明了,并且設(shè)計(jì)語言簡練、易學(xué)易用;其模塊化分層結(jié)構(gòu)在大規(guī)模設(shè)計(jì)時(shí)更能體現(xiàn)出優(yōu)勢(shì)。因此可以看出，Verilog HDL語言在EDA設(shè)計(jì)中相對(duì)與其他的各種硬件描述語言更有優(yōu)勢(shì)。

3 結(jié)束語

隨著集成電路規(guī)模的越來越大，數(shù)字系統(tǒng)設(shè)計(jì)的越來越復(fù)雜，Verilog HDL語言在硬件電路設(shè)計(jì)的優(yōu)越性也會(huì)越來越顯突出。目前，數(shù)百萬門規(guī)模的FPGA/CPLD已進(jìn)入實(shí)用，Verilog HDL強(qiáng)大的系統(tǒng)描述能力、規(guī)范的設(shè)計(jì)結(jié)構(gòu)和簡潔、靈活的編程風(fēng)格會(huì)使其必將能會(huì)用來完成大數(shù)字系統(tǒng)、超大規(guī)模數(shù)字系統(tǒng)的幾乎全部設(shè)計(jì)任務(wù)。