基于FPGA的高速數(shù)據(jù)采集控制模塊設(shè)計(jì)
加入技術(shù)交流群
2 硬件設(shè)計(jì)
該數(shù)據(jù)采集控制模塊主要由3部分組成，分別為模擬信號(hào)處理部分、邏輯控制部分和光纖通信部分。
采用AD8036實(shí)現(xiàn)對(duì)模擬信號(hào)的調(diào)理，將其控制在ADC轉(zhuǎn)換的電壓范圍內(nèi)。該芯片為單位增益穩(wěn)定型箝位放大器，具有異?？焖偾揖_的脈沖響應(yīng)特性，是快速及高分辨率ADC的理想驅(qū)動(dòng)器及緩沖器。ADC選用AD10242，它是一種高速度、高性能、低功耗的雙通道模數(shù)轉(zhuǎn)換器。40M Hz采樣速率，12位分辨率，片內(nèi)帶有跟蹤／保護(hù)放大器(T／H)、基準(zhǔn)電源和輸出緩沖器。片內(nèi)兩個(gè)通道完全獨(dú)立，均有各自的澤碼和模擬輸入，采用激光修正增益和偏移匹配，可保證兩個(gè)通道之間的串?dāng)_80 dB。ADC的輸出為TTL電平，經(jīng)過電平轉(zhuǎn)換器件SN74LVCC3245A轉(zhuǎn)換為LVT TL電平后送至FPGA。
FPGA采用Xilinx公司Spartan-3E系列的XC3S1200E，它有120萬系統(tǒng)門、136 kB分布式RAM、504 kB塊RAM、8個(gè)數(shù)字時(shí)鐘管理模塊(Digital ClockManager，DCM)、最大可用I／O數(shù)為304。其內(nèi)部資源以及管腳數(shù)量能夠滿足本模塊的設(shè)計(jì)需要。本模塊用兩種方式配置FPGA，在調(diào)試中使用JTAG口配置，在最終產(chǎn)品中使用PROM配置，選用XCF04S芯片。
MXP-123MD-F是HC Genuine公司生產(chǎn)的一種支持熱插拔的高速小型光收發(fā)模塊，用于光電轉(zhuǎn)換，其信號(hào)傳輸率為622 Mbit·s-1，輸入輸出電平為差分LVPECL電平。在光纖數(shù)據(jù)接收端通過MAX9376將信號(hào)轉(zhuǎn)換為LVDS電平后再通過串并轉(zhuǎn)換器SN65LV1224B送至FPGA。FPGA將采集數(shù)據(jù)輸出給并串轉(zhuǎn)換器SN65LV1023A后經(jīng)過MAX9376轉(zhuǎn)換為LVPECL電平再通過光纖發(fā)送出去。
3 軟件設(shè)計(jì)
FPGA編程軟件為Xilinx公司的ISE，分別采用原理圖方式和VHDL硬件編程語言編寫，頂級(jí)文件為原理圖方式。
時(shí)鐘的管理與控制采用DCM模塊實(shí)現(xiàn)。DCM的功能包括消除時(shí)鐘的延時(shí)、頻率的合成、時(shí)鐘相位的調(diào)整等；并能映射到PCB上，用于同步外部芯片，將芯片內(nèi)、外的時(shí)鐘控制一體化。在模塊設(shè)計(jì)中，DCM將晶振提供的40 MHz時(shí)鐘信號(hào)，經(jīng)頻率合成為12 MHz、60 MHz時(shí)鐘進(jìn)行邏輯處理；并將時(shí)鐘映射在PCB上用于同步并串轉(zhuǎn)換器。
數(shù)據(jù)的緩存使用雙口RAM，利用FPGA內(nèi)部的邏輯資源實(shí)現(xiàn)。其中大容量的緩存使用塊RAM，使用它們可以達(dá)到較高的讀寫速度，同時(shí)不會(huì)占用邏輯資源。小容量的緩存使用分布式RAM。
8B／10B編碼技術(shù)具有很好的直流平衡特性，具有一定的抗干擾和檢錯(cuò)能力，適用于高速串行光纖傳輸系統(tǒng)。它將8 bit的基帶數(shù)據(jù)按照3B／4B和5B／6B兩個(gè)編碼映射成10 bit的數(shù)據(jù)進(jìn)行發(fā)送，防止在基帶數(shù)據(jù)中有過多的0碼流或1碼流，保證輸出碼流的直流平衡。該技術(shù)能夠有效地檢測(cè)錯(cuò)誤；提供有效的比特變化密度用于時(shí)鐘恢復(fù)；可以抵抗較差傳輸信道的干擾；實(shí)現(xiàn)相對(duì)簡單，以廉價(jià)的方式制造可靠的收發(fā)器。本文引用地址：http://butianyuan.cn/article/190186.htm
FPGA的邏輯框圖如圖2所示。輸入數(shù)據(jù)包括8組12位的A／D數(shù)字信號(hào)；串并轉(zhuǎn)換器的輸出恢復(fù)時(shí)鐘及10位并行數(shù)據(jù)；上位機(jī)發(fā)送的采樣導(dǎo)前信號(hào)(DQ)以及采樣時(shí)間長度信號(hào)(ES)。FPGA的輸出數(shù)據(jù)包括4路并串轉(zhuǎn)換器的參考輸入時(shí)鐘及4組10位的并行信號(hào)。
為提高信道利用率，每兩組A／D數(shù)據(jù)組合在一起。如圖3所示，24 bit數(shù)據(jù)以20 MHz速率緩存后再通過60 MHz的計(jì)數(shù)器分為3 Byte。
評(píng)論