基于FPGA的高速數(shù)據(jù)采集控制模塊設(shè)計
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FPGA收到的10位并行數(shù)據(jù)，經(jīng)過10B／8B解碼、數(shù)據(jù)判斷、幀提取后得到12 MHz速率的數(shù)據(jù)幀。根據(jù)系統(tǒng)通信協(xié)議，取出數(shù)據(jù)幀的一部分緩存入雙口RAM作為采集數(shù)據(jù)的幀頭。數(shù)據(jù)幀第2個Byte的第3位確定采樣頻率，當(dāng)其為1時采樣頻率為20 MHz，當(dāng)其為0時采樣頻率為2MHz。FP GA接收到上位機(jī)發(fā)送的采樣導(dǎo)前信號后將幀頭以60 MHz速率緩存，當(dāng)采樣時間長度信號到來后按照所需的采樣頻率開始進(jìn)行采樣，同樣以60 MHz速率緩存。然后將幀頭和采集數(shù)據(jù)經(jīng)過組幀、8B／10B編碼后發(fā)送出去。本文引用地址：http://butianyuan.cn/article/190186.htm
圖4為經(jīng)光纖收到的數(shù)據(jù)在解碼后的處理結(jié)果。其中clk12為12 MHz的時鐘；dina為解碼后的數(shù)據(jù)幀；st與數(shù)據(jù)幀的第1個Byte對齊，方便后續(xù)編程工作的進(jìn)行。由于數(shù)據(jù)幀的第2個Byte AE的第3位為1，所以采樣頻率為20 MHz。
圖5為采樣數(shù)據(jù)處理結(jié)果。其中es為采樣時間長度信號；clk為40 MHz的時鐘；d為40 MHz采樣數(shù)據(jù)；clk60為60 MHz時鐘；dz為d經(jīng)20 MHz采樣，轉(zhuǎn)換為3個Byte后的數(shù)據(jù)。例如示例中d為A6F56E，287E11，E9AA14，41F19C，CF9D0D，448E4F等，dz取其中的隔項(xiàng)，如：A6F56E，E9AA14，CF、9DOD等，將每項(xiàng)轉(zhuǎn)換為3 Byte，如A6，F(xiàn)5，6E，E9，AA，14，CF，9D，0D等。
4 結(jié)束語
文中所設(shè)計的高速數(shù)據(jù)采集控制模塊以FPGA為核心，配以信號調(diào)理、模數(shù)轉(zhuǎn)換、光收發(fā)模塊等電路，實(shí)現(xiàn)了高速數(shù)據(jù)采集和光纖傳輸。該模塊具有精度高，處理速度快，實(shí)時性好等特點(diǎn)，已經(jīng)成功應(yīng)用于某項(xiàng)目中，經(jīng)試驗(yàn)驗(yàn)證，完全滿足系統(tǒng)對信號采集和處理的實(shí)際要求。
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