Cadence的Virtuoso平臺(tái)的高級(jí)定制化設(shè)計(jì)介紹

大型多領(lǐng)域模擬混合信號(hào)(AMS)系統(tǒng)在電子行業(yè)中越來越常見，此類設(shè)計(jì)必須同時(shí)滿足進(jìn)度和準(zhǔn)確度要求，從而給設(shè)計(jì)工程師帶來了極大的挑戰(zhàn)。本文介紹了一種結(jié)合自上而下和自下而上的方法來實(shí)現(xiàn) “中間相遇”，可有效地克服這些挑戰(zhàn)。

大型多領(lǐng)域AMS系統(tǒng)在電子行業(yè)中越來越常見，由于這些集成器件的設(shè)計(jì)中包括了RF器件、模擬器件、存儲(chǔ)器、定制化數(shù)字電路以及數(shù)字標(biāo)準(zhǔn)單元IP，全球工程師在設(shè)計(jì)AMS系統(tǒng)時(shí)也面臨著各種各樣的問題。要想成功地完成這些設(shè)計(jì)必須結(jié)合自上而下和自下而上的方法，最后實(shí)現(xiàn) “中間相遇”，并且需要采用多個(gè)領(lǐng)域的方法。Cadence的Virtuoso平臺(tái)用高級(jí)定制化設(shè)計(jì)(ACD)方法來開發(fā)適用于基于領(lǐng)域的設(shè)計(jì)流程藍(lán)圖并解決這些挑戰(zhàn)。

設(shè)計(jì)可預(yù)見性

可預(yù)見性是ACD方法的重要特性?？深A(yù)測性主要包括兩方面：從設(shè)計(jì)開始便一直滿足進(jìn)度要求從而盡快出帶(tap-out)；滿足性能要求，實(shí)現(xiàn)一次性設(shè)計(jì)成功。

為滿足設(shè)計(jì)進(jìn)度，要求設(shè)計(jì)過程必須足夠快，同時(shí)能支持徹底、全面的仿真和物理設(shè)計(jì)。設(shè)計(jì)過程包括多個(gè)任務(wù)，而且當(dāng)前多數(shù)芯片都包含來自不同設(shè)計(jì)領(lǐng)域的多個(gè)模塊。因此，必須在設(shè)計(jì)中納入盡可能多的模塊，并盡可能地并行地執(zhí)行更多任務(wù)，并在設(shè)計(jì)過程中盡可能多地使用頂層IP。

在仿真和物理設(shè)計(jì)中均使用自上而下的設(shè)計(jì)方法可加快設(shè)計(jì)進(jìn)程，它將從高級(jí)設(shè)計(jì)到具體的晶體管級(jí)設(shè)計(jì)的多個(gè)抽象層結(jié)合在一起，來支持一種混合層設(shè)計(jì)方案，完成測試前的所有細(xì)節(jié)設(shè)計(jì)。這種方法可利用頂層及相關(guān)信息進(jìn)行模塊設(shè)計(jì)，隨后在頂層環(huán)境中對(duì)模塊進(jìn)行再驗(yàn)證。

另一方面，芯片必須具有足夠的準(zhǔn)確度以實(shí)現(xiàn)設(shè)計(jì)性能要求。芯片的準(zhǔn)確度與某些基本設(shè)計(jì)數(shù)據(jù)有關(guān)，如支持精確仿真的器件模型和支持互連、物理驗(yàn)證和分析的技術(shù)文件。此外，這種方法還使用了靈敏度高、結(jié)構(gòu)嚴(yán)謹(jǐn)?shù)臏y試芯片，以驗(yàn)證設(shè)計(jì)工藝的可行性以及相應(yīng)工藝設(shè)計(jì)套件(PDK)的準(zhǔn)確度。為了支持某種特殊的設(shè)計(jì)風(fēng)格，設(shè)計(jì)小組通常要在PDK中增加額外組件，同時(shí)還必須擴(kuò)展器件模型，結(jié)合或增加臨界條件、統(tǒng)計(jì)建模或設(shè)計(jì)團(tuán)隊(duì)所需的其它方法。

芯片準(zhǔn)確度數(shù)據(jù)在整個(gè)設(shè)計(jì)過程和詳細(xì)的晶體管級(jí)的分析中都起著作用，包括版圖提取等詳細(xì)的晶體管層分析。這些構(gòu)成了抽象鏈(abstraction chain)的較低層，反過來又支持將這些結(jié)果定標(biāo)到更高抽象層。這就是高級(jí)定制化方法中的自下而上設(shè)計(jì)部分。

自上而下和自下而上的設(shè)計(jì)進(jìn)程可以并行展開，產(chǎn)生“中間相遇”的設(shè)計(jì)方法。正是這種“中間相遇”法同時(shí)滿足了設(shè)計(jì)速度和芯片準(zhǔn)確度要求，最后實(shí)現(xiàn)進(jìn)度的可預(yù)測性并獲得一次性設(shè)計(jì)成功。

集成流程中的任何小毛病都會(huì)影響可預(yù)見性。通常在規(guī)劃進(jìn)度時(shí)我們都假設(shè)集成過程中不會(huì)出現(xiàn)問題，但實(shí)際上如果我們不注意整體的設(shè)計(jì)方法，問題是必然會(huì)發(fā)生的，并且進(jìn)而影響到進(jìn)度，最終導(dǎo)致無法正確預(yù)估設(shè)計(jì)的進(jìn)度或性能。

從整個(gè)設(shè)計(jì)項(xiàng)目來看，這些問題往往會(huì)使局面徹底失控。更糟糕的是，這種情況通常發(fā)生在出帶前的最后三周內(nèi)。設(shè)計(jì)流程中最難的一部分便是將芯片集成在一起進(jìn)行驗(yàn)證。由于多數(shù)設(shè)計(jì)都十分龐大，因此不允許出現(xiàn)一絲錯(cuò)誤，由不同團(tuán)隊(duì)獨(dú)立負(fù)責(zé)的模塊設(shè)計(jì)必須能迅速而準(zhǔn)確地集成在一起。然而，這通常很難實(shí)現(xiàn)。更常見的情況是在即準(zhǔn)備出帶前，工程師在數(shù)據(jù)庫上陷入永無止境的設(shè)計(jì)迭代循環(huán)中，進(jìn)度被無限期地拖延。通常，芯片設(shè)計(jì)在未經(jīng)正確驗(yàn)證便開始出帶，然后不可避免地造成返工，從而進(jìn)一步推遲產(chǎn)品推出時(shí)間，也將影響贏利預(yù)期。

此外，如果設(shè)計(jì)中使用了前幾代設(shè)計(jì)中的IP，或從大型SoC設(shè)計(jì)中產(chǎn)生派生產(chǎn)品，情況將會(huì)更為復(fù)雜化。通常這樣做的原因可能是為了滿足額外的市場要求、使用了不同晶圓廠，或考慮到性能和成本的原因而換用了下一代工藝技術(shù)。在定制化設(shè)計(jì)領(lǐng)域中，“IP復(fù)用”一詞往往會(huì)引發(fā)爭議，因?yàn)镮P移植/修改比純粹的數(shù)字設(shè)計(jì)涉及到更為全面設(shè)計(jì)。不過，這種設(shè)計(jì)其本身具有高度可用性，且對(duì)IP移植或修改工作來說也是一個(gè)十分有意義開始。這突顯了集成的問題：如果某個(gè)特殊模塊在首次設(shè)計(jì)中難于集成，它會(huì)給下一個(gè)派生產(chǎn)品和再次集成增加設(shè)計(jì)困難。因此，下次集成時(shí)除了會(huì)碰到首次集成的同樣問題外，這些增加的設(shè)計(jì)困難也會(huì)引發(fā)新的問題。因此，給這些支持未來在再利用和集成的設(shè)計(jì)選擇恰當(dāng)?shù)脑O(shè)計(jì)過程十分關(guān)鍵。

多領(lǐng)域集成

整個(gè)設(shè)計(jì)過程包括針對(duì)各種特殊設(shè)計(jì)類及特殊用戶群的所有工藝。對(duì)于任何工具，只有當(dāng)它成為某個(gè)工程師使用環(huán)境中的自然組成部分時(shí)，它才能獲得有效應(yīng)用。在將模擬、數(shù)字和RF部分進(jìn)行集成在一起時(shí)，應(yīng)特別注意誰將做頂層仿真和頂層物理設(shè)計(jì)，以及設(shè)計(jì)相關(guān)信息(如網(wǎng)表和數(shù)據(jù)庫等)的來源。采用與SoC設(shè)計(jì)相類似的方法來設(shè)計(jì)這些“設(shè)計(jì)系統(tǒng)”十分有用。

圖2所示為一個(gè)包含多個(gè)設(shè)計(jì)領(lǐng)域的復(fù)雜系統(tǒng)。圖中的每個(gè)方框可視為一個(gè)“芯片模塊”，這些模塊內(nèi)部包括設(shè)計(jì)要求和用于集成的I/O要求。無論是從定制化的角度還是從數(shù)字電路的角度考慮，最終仿真系統(tǒng)都必須完全支持混合信號(hào)。此外，每個(gè)模塊產(chǎn)生的網(wǎng)表、模型、仿真設(shè)置等都必須能夠100%兼容集成。

因此，設(shè)計(jì)工程師除了要考慮某個(gè)特定設(shè)計(jì)領(lǐng)域的芯片準(zhǔn)確度和詳細(xì)工藝外，還必須考慮如何使用及使用何種設(shè)計(jì)網(wǎng)表、模型、仿真設(shè)置等來支持集成，并獲得最快的設(shè)計(jì)流程，尤其在頂層時(shí)。每個(gè)設(shè)計(jì)領(lǐng)域(模擬、RF、數(shù)字等)都會(huì)產(chǎn)生這些設(shè)計(jì)網(wǎng)表、模型、仿真設(shè)置等。