Cadence的Virtuoso平臺(tái)的高級(jí)定制化設(shè)計(jì)介紹

設(shè)計(jì)工程師必須對(duì)各自設(shè)計(jì)環(huán)境中產(chǎn)生的網(wǎng)表、模型等進(jìn)行全面調(diào)試，而如果他們來(lái)自其它設(shè)計(jì)環(huán)境則無(wú)需全面調(diào)試。如果這些輸入網(wǎng)表、模型出現(xiàn)錯(cuò)誤，則需要在原來(lái)的設(shè)計(jì)環(huán)境中重新進(jìn)行仿真。如果確信數(shù)字電路部分出現(xiàn)錯(cuò)誤，則由數(shù)字設(shè)計(jì)工程師來(lái)調(diào)試這些數(shù)字電路部分。而數(shù)字電路設(shè)計(jì)工程師則將模擬電路作為參考，在自己的環(huán)境內(nèi)對(duì)數(shù)字電路部分進(jìn)行全面調(diào)試。

這種觀點(diǎn)性概念可以成為每個(gè)領(lǐng)域內(nèi)目標(biāo)設(shè)計(jì)流程背后的一種推動(dòng)力。一個(gè)設(shè)計(jì)流程中產(chǎn)生的結(jié)果可用于其它設(shè)計(jì)流程，從而實(shí)現(xiàn)大規(guī)模集成。這要求每個(gè)設(shè)計(jì)流程都能夠：A)解決自己領(lǐng)域中的特殊問(wèn)題；B)自然地產(chǎn)生設(shè)計(jì)相關(guān)的網(wǎng)表、模型和仿真設(shè)置等以便集成。圖3所示為各設(shè)計(jì)流程之間以及它們與數(shù)字平臺(tái)(例如Cadence的Encounter和Incisive)的互操作。

流程的重要性

Virtuoso平臺(tái)通過(guò)一系列設(shè)計(jì)流程來(lái)實(shí)現(xiàn)這點(diǎn)，包括系統(tǒng)/IC、AMS、芯片集成和RFIC參考流程。每個(gè)流程都可為其它流程輸出設(shè)計(jì)相關(guān)的網(wǎng)表、模型等信息來(lái)實(shí)現(xiàn)IP驗(yàn)證，通過(guò)Open Access數(shù)據(jù)庫(kù)(物理和仿真數(shù)據(jù)庫(kù))進(jìn)行無(wú)縫的IP驗(yàn)證。設(shè)計(jì)團(tuán)隊(duì)則可以在自己熟悉的環(huán)境或流程中集成或驗(yàn)證各自的IP。這其中包括了若干流程，這些流程相互作用，形成平臺(tái)下一層的細(xì)節(jié)。

系統(tǒng)/IC參考流程位于頂層，從而使IC驗(yàn)證能在系統(tǒng)級(jí)環(huán)境中進(jìn)行。系統(tǒng)級(jí)IP來(lái)自客戶使用的系統(tǒng)環(huán)境，可以是用SystemC、VerilogAMS、VHDL-AMS或C/C++語(yǔ)言描述的IP，或安捷倫的Ptolemy或CoWare的SPW等同步數(shù)據(jù)流仿真器。系統(tǒng)級(jí)IP將這些描述當(dāng)作語(yǔ)境來(lái)混合設(shè)計(jì)IP抽象，以便在該語(yǔ)境中驗(yàn)證設(shè)計(jì)IP。系統(tǒng)/IC流程也促成了自下而上的設(shè)計(jì)方法，設(shè)計(jì)流程可經(jīng)過(guò)這些驗(yàn)證套件中使用的抽象行為模型。

AMS參考流程在前端上整合了各種傳統(tǒng)AMS設(shè)計(jì)。這一流程基于多個(gè)仿真引擎，從行為層、混合數(shù)字集成、fastspice性能到完全準(zhǔn)確晶體管層準(zhǔn)確度)，通過(guò)創(chuàng)建模塊來(lái)解決頂層和混合信號(hào)層的混合信號(hào)仿真和驗(yàn)證。其中也會(huì)碰到與自上而下/自下而上設(shè)計(jì)相關(guān)的困難，例如頂層驗(yàn)證、加速布局、壓降和電子移注等芯片分析以及后布局寄生效應(yīng)的驗(yàn)證。這一流程的輸出被系統(tǒng)/IC流使用。此外，這一流程與基于物理設(shè)計(jì)的芯片集成參考設(shè)計(jì)流相互作用。

芯片集成參考流程是與AMS流程對(duì)應(yīng)的基于物理設(shè)計(jì)的方法，它可完成多領(lǐng)域模塊的設(shè)計(jì)和組裝，從布局規(guī)劃到出帶。這種基于分層模塊的方法允許一種不斷發(fā)展的方法，采用這種方法每個(gè)模塊在物理環(huán)境內(nèi)更新和重驗(yàn)證(類似于仿真回歸套件)，并與不斷變化的每個(gè)模塊實(shí)現(xiàn)進(jìn)度保持一致。滿足各個(gè)模塊的執(zhí)行進(jìn)度表。這意味著在出帶前的最后幾周內(nèi)的工作已完成，實(shí)現(xiàn)了可預(yù)測(cè)的項(xiàng)目進(jìn)度。

RF IC參考流程專門滿足RF IC設(shè)計(jì)要求，可解決的版圖設(shè)計(jì)后寄生電感分析的挑戰(zhàn)，以及高頻設(shè)計(jì)中最重要的螺旋電感建模等問(wèn)題。采用了多種仿真類型，它還具有多領(lǐng)域仿真能力(帶有諧波平衡和時(shí)域技術(shù))，可完成大規(guī)模RF IC從概念到出帶的各種問(wèn)題。同樣，該流程中產(chǎn)生的設(shè)計(jì)附產(chǎn)品也可用于AMS、芯片集成和系統(tǒng)/IC流中。

結(jié)合在Open Access架構(gòu)上相互作用的流程可方便多個(gè)設(shè)計(jì)團(tuán)隊(duì)前后傳遞信息。此外，Virtuoso平臺(tái)與Cadence基于數(shù)字電路的平臺(tái)相互作用，提供了全面的端到端解決方案。