基于FPGA的SDX總線與Wishbone總線接口設計

摘要 針對機載信息采集系統(tǒng)可靠性、數(shù)據管理高效性以及硬件成本的需求，介紹了基于硬件描述語言Verilog HDL設計的SDX總線與Wishbo ne總線接口轉化的設計與實現(xiàn)，并通過Modelsim進行功能仿真，在QuartusⅡ軟件平臺上綜合，最終在Altera公司的CycloneⅢ系列FPGA上調試。實驗證明了設計的可行性。
關鍵詞 Ver4log HDL；SDX總線；Wishbone總線；Modelsim；QuanusⅡ

隨著微電子設計技術與工藝的迅速發(fā)展，數(shù)字集成電路逐步發(fā)展到專用集成電路(ASIC)，其中超大規(guī)模、高速、低功耗的新型FPGA的出現(xiàn)，降低了產品的成本，提高了系統(tǒng)的可靠性。同時，各種電子產品的復雜度和現(xiàn)代化程度的要求也逐步提高，文中針對機載信息采集系統(tǒng)的可靠性、數(shù)據管理的高效性以及硬件成本的需求。設計實現(xiàn)了與Wishbone總線SDX總線的接口轉化，完成了數(shù)據采集功能模塊與SDX總線協(xié)議之間的數(shù)據傳輸。
該設計主要采用硬件描述語言Verilog HDL在可編程邏輯器件FPGA上實現(xiàn)，由于數(shù)據采集功能模塊繁多，而Wishbone總線可以與任何類型的ROM或RAM相連，因此需在SDX總線與數(shù)據采集模塊中嵌入Wishbone總線，使得整體設計簡單、靈活，且數(shù)據能夠高效、快速的傳輸。

1 SDX總線協(xié)議
1．1 SDX總線結構
SDX總線屬于非平衡配置的點對點和多點鏈路，站點類型分為主站和從站，其數(shù)據傳輸方式為非平衡配置的指令／響應方式。與國際標準化組織ISO制定的開放系統(tǒng)互聯(lián)模型OSI／RM相比，參考模型只分為3層：物理層、數(shù)據鏈路層和應用層，如圖1所示。

1．2 字格式及其各位場的含義
SDX總線采用面向消息的傳輸控制規(guī)程作為通信協(xié)議，選用曼徹斯特Ⅱ雙相電平編碼，總線最大傳輸速率20 Mbit·s-1，字長為20位。總線傳輸速率20 Mbit·s-1時，每字占1μs。規(guī)定每次傳輸一個消息的過程應包括指令字、數(shù)據字和狀態(tài)字幾個部分。每種字的字長為20位，有效信息位為16位，每個字的前3位為單字的同步字頭，而最后一位是奇偶校驗位。同步字頭的作用是標識每個字的開始，起字同步作用。奇偶校驗采用奇校驗，在發(fā)送端對16位有效位補齊，而在接收端進行奇校，用于檢驗字傳輸中有無錯誤。需要指明的是：無論是何種字類型，各場的數(shù)據總是高位(MSB)傳輸在先。
(1)指令字結構。
指令字只能由主站發(fā)送，它的內容指明主站要與哪個從站對話，規(guī)定了該次數(shù)據傳輸?shù)牡刂贩较蚝头疹愋?。其格式如圖2所示。

方向和服務類型
1～3位：同步字頭(SYN)，前1．5位為101，后1．5位為000時標識指令字或狀態(tài)字。
4～13位：10 bit遠程模塊地址(RA[9：0])，全“0”時為廣播地址，其余為各遠程模塊地址。
14位：讀寫控制位R。該位為“1”時，表明主站要從被尋址的從站中讀取數(shù)據；為“0”時，表明主站要從被尋址的從站中寫入數(shù)據。
15～18位：當RA[9：0]為非全“0”時，EP[3：0]有效。需要強調的是：當RA[9：0]為非全“0”，端點地址為全“0”時，該地址為從站的系統(tǒng)管理訪問地址。
19位：狀態(tài)字指示位S，當該位為“0”時，表明有效字為指令字；當該位為“1”時，表明有效字為狀態(tài)字。
20位：奇偶校驗位(P)，該字的奇偶校驗位，奇校驗有效。
(2)數(shù)據字結構。
數(shù)據字既可以由主站傳送到從站，也可以由從站傳送到主站。數(shù)據字的格式如圖3所示。

1～3位：前1．5位為101，后1．5位為111時標識數(shù)據字。
4～19位：16 bit長數(shù)據(DATA[15：0])，高位(MSB)傳輸在先。
20位：奇偶校驗位(P)，該字的奇偶校驗位，奇校驗有效。