一種多通道時(shí)鐘分頻和觸發(fā)延遲電路的設(shè)計(jì)

摘要：在EAST分布式中央定時(shí)同步系統(tǒng)中，時(shí)鐘分頻和觸發(fā)延遲電路是分布式節(jié)點(diǎn)的核心。為了完成對(duì)基準(zhǔn)時(shí)鐘信號(hào)進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對(duì)輸入的觸發(fā)脈沖進(jìn)行多路任意時(shí)間的延遲輸出，本設(shè)計(jì)中采用VHDL語言進(jìn)行編程，實(shí)現(xiàn)了多路時(shí)鐘分頻信號(hào)的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時(shí)間精度，最后在QuartusⅡ9．0軟件上時(shí)設(shè)計(jì)的波形進(jìn)行分析，驗(yàn)證了該設(shè)計(jì)的可行性。
關(guān)鍵詞：EAST；時(shí)鐘分頻；觸發(fā)延時(shí)；FPGA

0 引言
EAST(先進(jìn)實(shí)驗(yàn)超導(dǎo)托卡馬克)是我國(guó)自行設(shè)計(jì)研制的國(guó)際首個(gè)全超導(dǎo)托卡馬克裝置。中央定時(shí)同步系統(tǒng)是EAST托卡馬克裝置的重要組成部分。EAST中央定時(shí)與同步系統(tǒng)為分布廣泛的數(shù)據(jù)采集系統(tǒng)和其它子系統(tǒng)提供精確的方波時(shí)鐘信號(hào)，以及精確的同步觸發(fā)信號(hào)，控制各子系統(tǒng)按照預(yù)設(shè)的時(shí)序流程工作。該系統(tǒng)主要由EAST可視化中央控制臺(tái)，時(shí)序信號(hào)光纖網(wǎng)，核心模塊，若干個(gè)分布式節(jié)點(diǎn)以及外圍隔離驅(qū)動(dòng)設(shè)備組成，見圖1。核心模塊負(fù)責(zé)向各分布式節(jié)點(diǎn)發(fā)送同步的基準(zhǔn)系統(tǒng)時(shí)鐘和系統(tǒng)觸發(fā)信號(hào)。分布式節(jié)點(diǎn)根據(jù)設(shè)置對(duì)核心模塊發(fā)送的基準(zhǔn)時(shí)鐘信號(hào)進(jìn)行分頻，得到所需要頻率的時(shí)鐘發(fā)送到子系統(tǒng)。通過設(shè)置的觸發(fā)延遲模件參數(shù)可以得到子系統(tǒng)所需要的觸發(fā)時(shí)刻。
目前，進(jìn)行分頻電路設(shè)計(jì)主要采用定時(shí)器來實(shí)現(xiàn)，8254計(jì)數(shù)器所支持的最高時(shí)鐘頻率有限(最高為10 MHz)以及誤差較大也不是理想的實(shí)現(xiàn)方案?？删幊踢壿嬈骷﨔PGA是當(dāng)今最熱門的邏輯開發(fā)器件之一，它在工作最高頻率、集成度、時(shí)序控制能力上具有無與倫比的優(yōu)勢(shì)。因此選用FPGA芯片來實(shí)現(xiàn)時(shí)鐘分頻和觸發(fā)延遲電路是當(dāng)前的主流。在使用FPGA做時(shí)鐘分頻設(shè)計(jì)時(shí)，文獻(xiàn)設(shè)計(jì)計(jì)數(shù)器的時(shí)候用VHDL做了分頻器的設(shè)計(jì)，但是只討論了偶數(shù)的分頻；文獻(xiàn)在運(yùn)動(dòng)控制系統(tǒng)中使用Verilog描述語言在FPGA環(huán)境下對(duì)通用整數(shù)分頻器進(jìn)行了設(shè)計(jì)，但在通用任意整數(shù)分頻器中分頻系數(shù)的設(shè)置稍顯復(fù)雜，不利于分布式中央定時(shí)系統(tǒng)，并且主要討論的都是單路輸出；文獻(xiàn)在FPGA上實(shí)現(xiàn)了奇數(shù)和偶數(shù)的通用分頻器，將半整數(shù)，奇數(shù)，偶數(shù)放在一個(gè)模N計(jì)數(shù)器里進(jìn)行預(yù)置，這樣分頻系數(shù)的設(shè)定比較方便，但輸出奇數(shù)分頻時(shí)鐘信號(hào)時(shí)的誤差過大，達(dá)不到分布式定時(shí)同步系統(tǒng)的精度。而對(duì)觸發(fā)延遲輸出方面，之前這方面的研究主要采用的是模擬電路實(shí)現(xiàn)的方法，不易進(jìn)行遠(yuǎn)程控制和更改。
本文首先介紹中央定時(shí)同步系統(tǒng)的基本組成結(jié)構(gòu)，隨后具體給出了時(shí)鐘分頻和觸發(fā)延遲電路的邏輯設(shè)計(jì)。利用FPGA芯片來實(shí)現(xiàn)對(duì)輸入基準(zhǔn)時(shí)鐘信號(hào)進(jìn)行多通道任意整數(shù)倍的等占空比分頻輸出，同時(shí)對(duì)觸發(fā)脈沖進(jìn)行任意時(shí)刻延遲的多路輸出。本設(shè)計(jì)主要采用VHDL語言來設(shè)計(jì)，利用QuartusⅡ9．0對(duì)設(shè)計(jì)進(jìn)行了仿真分析，結(jié)果表明該設(shè)計(jì)滿足分布式定時(shí)觸發(fā)系統(tǒng)的分頻延遲功能。

1 系統(tǒng)組成
EAST定時(shí)與同步系統(tǒng)主要由一個(gè)核心模塊和多個(gè)分布式節(jié)點(diǎn)構(gòu)成，核心模塊給分布式節(jié)點(diǎn)提供一道基準(zhǔn)時(shí)鐘信號(hào)和一道基準(zhǔn)觸發(fā)信號(hào)，各分布式節(jié)點(diǎn)負(fù)責(zé)對(duì)基準(zhǔn)時(shí)鐘和觸發(fā)進(jìn)行分頻和延時(shí)處理，為子系統(tǒng)系統(tǒng)提供它所需要的時(shí)鐘和觸發(fā)?？傮w系統(tǒng)結(jié)構(gòu)如圖1所示。