一種多通道時鐘分頻和觸發(fā)延遲電路的設(shè)計
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分布式節(jié)點是該中央定時觸發(fā)系統(tǒng)的核心，而時鐘分頻和觸發(fā)延遲也是分布式節(jié)點最重要的任務(wù)。分布式節(jié)點主要由微處理器和FPGA組成，外圍由以太網(wǎng)絡(luò)端口，光電轉(zhuǎn)化模塊等等組成。微處理器接收核心模塊發(fā)送的分頻系數(shù)和延遲參數(shù)，F(xiàn)PGA主要根據(jù)微處理器傳輸來的參數(shù)對輸入的基準時鐘進行相應(yīng)的分頻，并對核心模塊發(fā)送的主觸發(fā)信號進行延遲輸出。時鐘同步系統(tǒng)分布式節(jié)點結(jié)構(gòu)如圖2所示。本文引用地址：http://butianyuan.cn/article/190787.htm
2 時鐘分頻設(shè)計
對基準時鐘的整數(shù)分頻主要分為等占空比偶數(shù)分頻和等占空比奇數(shù)分頻，它們的分頻原理也是不同的，必須要分別對待。對于單通道偶數(shù)分頻，設(shè)計比較簡單，之前已經(jīng)有很多這方面的研究，在此不再贅述。在本設(shè)計中，由于EAST定時觸發(fā)系統(tǒng)需要多路分頻信號，可以在程序設(shè)計的時候采用VHDL里面的類屬參量和元件例化語句，類屬參量Generic是一種端口界面常數(shù)，常以一種說明的形式放在實體或塊結(jié)構(gòu)體前的說明部分。類屬參數(shù)映射的綜合處理較簡單，所有的參數(shù)配置都通過Generic map來傳遞，子模塊內(nèi)部只需要根據(jù)上層模塊指定的參數(shù)進行綜合即可。整數(shù)時鐘分頻電路需要在一個程序中可以同時對基準時鐘進行奇數(shù)和偶數(shù)分頻，所以在頂層文件中需要聲明元件的語句格式如下：
時鐘分頻設(shè)計的RTL Viewer，即在FPGA中所設(shè)計的電路原理圖如圖3所示，所有的計數(shù)分頻模塊都采用同樣的基準時鐘，以保證每路時序信號能夠完全的同步。
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