基于CPLD的線陣CCD驅(qū)動(dòng)電路設(shè)計(jì)

2．5 電平轉(zhuǎn)換的電路設(shè)計(jì)
由于CPLD輸出的驅(qū)動(dòng)脈沖電壓為3．3 V，而CCD工作所需的驅(qū)動(dòng)脈沖為5 V，所以需要在CPLD和CCD之間加入—個(gè)電平轉(zhuǎn)換電路。電路原理如圖6所示。

3 軟件設(shè)計(jì)
系統(tǒng)軟件采用Verilog HDL硬件描述語言，按照模塊化的思路設(shè)計(jì)，將要完成的任務(wù)分成為多個(gè)模塊，每個(gè)模塊由一個(gè)或多個(gè)子函數(shù)完成。這樣能使設(shè)計(jì)思路清晰、移植性強(qiáng)，在調(diào)試軟件時(shí)容易發(fā)現(xiàn)和改正錯(cuò)誤，降低了軟件調(diào)試的難度。程序中盡量減少子函數(shù)之間的相互嵌套調(diào)用，這樣可以減少任務(wù)之間的等待時(shí)間，提高系統(tǒng)處理任務(wù)的能力。主程序如圖7所示。

SH是一個(gè)光積分信號(hào)，SH信號(hào)的相鄰兩個(gè)脈沖之間的時(shí)間間隔代表了積分時(shí)間的長(zhǎng)短。光積分時(shí)間為5 416個(gè)RS周期，對(duì)系統(tǒng)時(shí)鐘進(jìn)行光積分的分頻，實(shí)現(xiàn)了SH信號(hào)脈沖。在光積分階段，SH為低電平，它使存儲(chǔ)柵和模擬移位寄存器隔離，不會(huì)發(fā)生電荷轉(zhuǎn)移。時(shí)鐘脈沖φ為典型值0．5 MHz時(shí)，占空比為50％，占空比是指高電平在一個(gè)周期內(nèi)所占的時(shí)間比率。它是SH信號(hào)和占空比為50％的一個(gè)0．5MHz的脈沖信號(hào)疊加，所以0．5 MHz的信號(hào)和SH信號(hào)通過一個(gè)或門，就可以實(shí)現(xiàn)φ信號(hào)；輸出復(fù)位脈沖RS為1 MHz，占空比1：3。此外，RS信號(hào)和SH、φ信號(hào)有一定的相位關(guān)系，通過一個(gè)移位寄存器移相，來實(shí)現(xiàn)RS脈沖信號(hào)。

4 仿真實(shí)驗(yàn)
系統(tǒng)時(shí)鐘周期部分設(shè)置為1 ns，正常工作時(shí)復(fù)位信號(hào)RS為高電平，然后對(duì)RS、φ、SH信號(hào)進(jìn)行仿真，結(jié)果如圖8所示。

5 結(jié)束語
研究的線陣CCD驅(qū)動(dòng)電路主要是以CPLD為驅(qū)動(dòng)中心而設(shè)計(jì)，這種方案減少了以往驅(qū)動(dòng)電路的電路體積大、設(shè)計(jì)復(fù)雜、調(diào)試?yán)щy等缺點(diǎn)，增加了系統(tǒng)的穩(wěn)定性、可靠性，集成度高且抗干擾能力強(qiáng)。通過對(duì)硬件和軟件大量的模擬實(shí)驗(yàn)表明，文中所研究的線陣CCD驅(qū)動(dòng)脈沖信號(hào)能夠滿足CCD工作所需的基本功能，達(dá)到了設(shè)計(jì)要求。