EMC電路設(shè)計時應(yīng)注意的地方

一般來說，在匯封裝設(shè)計中，降低電感并且增大信號與對應(yīng)回路之間或者電源與地之間電容是選擇集成電路芯片過程的首要考慮因素。舉例來說，小間距的表面貼裝與大間距的表面貼裝：工藝相比，應(yīng)該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的匯芯片，而這兩種類型的表面貼裝工藝封裝的IC芯片都優(yōu)于過孔引線類型的封裝。BGA封裝的匯芯片同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細的間距通?？偸谴硇阅艿奶岣?。

引線結(jié)構(gòu)設(shè)計的一個重要特征是管腳的分配。由于電感和電容值的大小都取決于信號或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。

電源管腳和地管腳應(yīng)該成對分配，每一個電源管腳都應(yīng)該有對應(yīng)的地管腳相鄰分布，而且在這種引線結(jié)構(gòu)中應(yīng)該分配多個電源管腳和地管腳對。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低EAdI。由于習(xí)慣上的原因，現(xiàn)在市場上的許多匯芯片并沒有完全遵循上述設(shè)計規(guī)則，但IC設(shè)計和生產(chǎn)廠商都深刻理解這種設(shè)計方法的優(yōu)點，因而在新的IC芯片設(shè)計和發(fā)布時IC廠商更關(guān)注電源的連接。
理想情況下，需要為每一個信號管腳都分配一個相鄰的信號返回管腳(如地管腳)。實際情況并非如此，眾多的IC廠商是采用其他折中方法。在BGA封裝中，一種行之有效的設(shè)計方法是在每組八個信號管腳的中心設(shè)置一個信號的返回管腳，在這種管腳排列方式下，每一個信號與信號返回路徑之間僅相差一個管腳的距離。而對于四方扁平封裝(QFP)或者其他鷗翼(gullw切g(shù))型封裝形式的IC來說，在信號組的中心放置一個信號的返回路徑是不現(xiàn)實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的匯工藝技術(shù)可能采用不同的信號返回電壓。有的IC使用地管腳(如TIL器件)作為信號的返回路徑，而有的IC則使用電源管腳(如絕大多數(shù)的ECI‘器件)作為信號的返回路徑，也有的IC同時使用電源管腳和地管腳(比如大多數(shù)的CMoS器件)作為信號的返回路徑。因此設(shè)計工程師必須熟悉設(shè)計中使用的IC芯片邏輯系列，了解它們的相關(guān)工作情況。
IC芯片中電源和地管腳的合理分布不僅能夠降低EMI，而且可以極大地改善地彈反射(ground boltnce)效果。當(dāng)驅(qū)動傳輸線的器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍然維持該傳輸線在邏輯低閉值電平之上，地彈反射可能導(dǎo)致電路的失效或者出現(xiàn)故障。

IC封裝中另一個需要關(guān)注的重要問題是芯片內(nèi)部的PCB設(shè)計，內(nèi)部PCB通常也是IC封裝中最大的組成部分，在內(nèi)部PCB設(shè)計時如果能夠?qū)崿F(xiàn)電容和電感的嚴格控制，將極大地改善系統(tǒng)的整體EMI性能。如果這是一個兩層的PCB板，至少要求PCB板的一面為連續(xù)的地平面層，PCB板的另一面是電源和信號的布線層。更理想的情況是四層的PCB板，中間的兩層分別是電源和地平面層，外面的兩層作為信號的布線層。由于匯封裝內(nèi)部的PCB通常都非常薄，四層板結(jié)構(gòu)的設(shè)計將引出兩個高電容、低電感的布線層，它特別適合于電源分配以及需要嚴格控制的進出該封裝的輸入輸出信號。低阻抗的平面層可以極大地降低電源總線亡的電壓瞬變，從而極大地改善EMI性能。這種受控的信號線不僅有利于降低EMI，同樣對于確保進出匯的信號的完整性也起到重要的作用。