高速高密度電路設(shè)計(jì)串?dāng)_分析

　　由以上兩式，我們可以看出遠(yuǎn)端串?dāng)_總噪聲由于容性和感性耦合的極性關(guān)系而相互消減，即遠(yuǎn)端串?dāng)_是可以消除的。在PCB布線中，帶狀線(Stripline) 電路更能夠顯示感性和容性耦合之間很好的平衡，其前向耦合能量極?。欢鴮τ谖Ь€(Microstfip)，與串?dāng)_相關(guān)的電場大部分穿過的是空氣，而不是其它的絕緣材料，因此容性串?dāng)_比感性串?dāng)_小，導(dǎo)致其前向耦合是一個(gè)小的負(fù)數(shù)。這也就是通常設(shè)計(jì)中，常忽略遠(yuǎn)端串?dāng)_的干擾，而較著重于近端串?dāng)_改善的原因。

　　在實(shí)際設(shè)計(jì)中，PCB的有關(guān)參數(shù)(如厚度，介電常數(shù)等)以及線長、線寬、線距、傳輸線與地平面的位置和電流流向都會(huì)影響c、l、Cm、Lm、L、的大小，而信號頻率和器件的上升/下降時(shí)間決定了 。

　　在這里我們不做這些參數(shù)對串?dāng)_影響的定量分析，有關(guān)這些參數(shù)的相互關(guān)系及對串?dāng)_影響的程度，詳見其它相關(guān)參考文獻(xiàn)。

　　2.4串?dāng)_的變化趨勢

　　互感與互容的大小影響著串?dāng)_的大小，從而等價(jià)地改變傳輸線特征阻抗與傳播速度。同樣，傳輸線的幾何形狀在很大程度上影響著互感與互容的變化，因此傳輸線本身的特征阻抗對這些參數(shù)也有影響。在同一介質(zhì)中，相對低阻抗的傳輸線與參考平面(地平面)間的耦合更加強(qiáng)烈，相對地與鄰近傳輸線的耦合就會(huì)弱一些，因而低阻抗傳輸線對串?dāng)_引起的阻抗變化更小一些。

　　3 串?dāng)_導(dǎo)致的幾種影響

　　在高速、高密度PCB設(shè)計(jì)中一般提供一個(gè)完整的接地平面，從而使每條信號線基本上只和它最近的信號線相互影響，來自其它較遠(yuǎn)信號線的交叉耦合是可以忽略的。盡管如此，在模擬系統(tǒng)中，大功率信號穿過低電平輸入信號或當(dāng)信號電壓較高的元件(如TTL)與信號電壓較低的元件(如ECL)接近時(shí)，都需要非常高的抗串?dāng)_能力。在PCB設(shè)計(jì)中，如果不正確處理，串?dāng)_對高速PCB的信號完整性主要有以下兩種典型的影響。

　　3.1串?dāng)_引起的誤觸發(fā)

　　信號串?dāng)_是高速設(shè)計(jì)所面臨的信號完整性問題中一個(gè)重要內(nèi)容，由串?dāng)_引起的數(shù)字電路功能錯(cuò)誤是最常見的一種。

　　圖 4是一種典型的由串?dāng)_脈沖引起的相鄰網(wǎng)絡(luò)錯(cuò)誤邏輯的傳輸。干擾源網(wǎng)絡(luò)上傳輸?shù)男盘柾ㄟ^耦合電容，在被干擾網(wǎng)絡(luò)和接收端引起一個(gè)噪聲脈沖，結(jié)果導(dǎo)致一個(gè)不希望的脈沖發(fā)送到接受端。如果這個(gè)脈沖強(qiáng)度超過了接收端的觸發(fā)值，就會(huì)產(chǎn)生無法控制的觸發(fā)脈沖，引起下一級網(wǎng)絡(luò)的邏輯功能混亂。

　　3.2串?dāng)_引起的時(shí)序延時(shí)

　　在數(shù)字設(shè)計(jì)中，時(shí)序問題是一個(gè)重要考慮的問題。圖5顯示了由串?dāng)_噪聲引起的時(shí)序問題。圖下半部分是干擾源網(wǎng)絡(luò)產(chǎn)生的兩種噪聲脈沖(Helpful圖5串?dāng)_噪聲導(dǎo)致的延時(shí)glitch和Unhelpful glitch)，當(dāng)噪聲脈沖(helpful glitch)疊加到被干擾網(wǎng)絡(luò)，就引起被干擾網(wǎng)絡(luò)信號傳輸延時(shí)減少；同樣，當(dāng)噪聲脈沖(Unhelpful glitch)疊加到被干擾網(wǎng)絡(luò)時(shí)，就增加了被干擾網(wǎng)絡(luò)正常傳輸信號的延時(shí)。盡管這種減少網(wǎng)絡(luò)傳輸延時(shí)的串?dāng)_噪聲對改善PCB時(shí)序是有幫助的，但在實(shí)際 PCB設(shè)計(jì)中，由于干擾源網(wǎng)絡(luò)的不確定性，這種延時(shí)是無法控制的，因而對這種串?dāng)_引起的延時(shí)必須要加以抑制。

　　4.串?dāng)_最小化

　　串?dāng)_在高速高密度的PCB設(shè)計(jì)中普遍存在，串?dāng)_對系統(tǒng)的影響一般都是負(fù)面的。為減少串?dāng)_，最基本的就是讓干擾源網(wǎng)絡(luò)與被干擾網(wǎng)絡(luò)之間的耦合越小越好。在高密度復(fù)雜PCB設(shè)計(jì)中完全避免串?dāng)_是不可能的，但在系統(tǒng)設(shè)計(jì)中設(shè)計(jì)者應(yīng)該在考慮不影響系統(tǒng)其它性能的情況下，選擇適當(dāng)?shù)姆椒▉砹η蟠當(dāng)_的最小化。結(jié)合上面的分析，解決串?dāng)_問題主要從以下幾個(gè)方面考慮：

　　在布線條件允許的條件下，盡可能拉大傳輸線間的距離；或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度)，最好是在不同層間走線。

　　相鄰兩層的信號層(無平面層隔離)走線方向應(yīng)該垂直，盡量避免平行走線以減少層間的串?dāng)_。

　　在確保信號時(shí)序的情況下，盡可能選擇轉(zhuǎn)換速度低的器件，使電場與磁場的變化速率變慢，從而降低串?dāng)_。

　　在設(shè)計(jì)層疊時(shí)，在滿足特征阻抗的條件下，應(yīng)使布線層與參考平面(電源或地平面)間的介質(zhì)層盡可能薄，因而加大了傳輸線與參考平面間的耦合度，減少相鄰傳輸線的耦合。

　　由于表層只有一個(gè)參考平面，表層布線的電場耦合比中間層的要強(qiáng)，因而對串?dāng)_較敏感的信號線盡量布在內(nèi)層。

　　通過端接，使傳輸線的遠(yuǎn)端和近端終端阻抗與傳輸線匹配，可大大減小串?dāng)_的幅度。

　　5.結(jié)束語

　　數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)進(jìn)入了一個(gè)新的階段。許多過去處于次要地位的高速設(shè)計(jì)問題，現(xiàn)在已經(jīng)對于系統(tǒng)性能具有關(guān)鍵的影響。包括串?dāng)_在內(nèi)的信號完整性問題帶來了設(shè)計(jì)觀念、設(shè)計(jì)流程及設(shè)計(jì)方法的變革。面對新的挑戰(zhàn)，對于串?dāng)_噪聲而言，最關(guān)鍵的就是找出那些對系統(tǒng)正常運(yùn)行真正有影響的網(wǎng)絡(luò)，而不是盲目的對所有網(wǎng)絡(luò)進(jìn)行串?dāng)_噪聲的抑制，這也是和有限的布線資源相矛盾的。本文所討論的串?dāng)_問題對于高速高密度電路設(shè)計(jì)中解決串?dāng)_問題具有十分重要的意義。