基于FPGA的高速自適應(yīng)濾波器的實現(xiàn)

現(xiàn)代通信信號處理發(fā)展到3G、4G時代后，每秒上百兆比特處理速度的要求對于自適應(yīng)處理技術(shù)是一個極大的挑戰(zhàn)。使用具有高度并行結(jié)構(gòu)的FPGA實現(xiàn)自適應(yīng)算法以及完成相應(yīng)的調(diào)整和優(yōu)化，相比于在DSP芯片上的算法實現(xiàn)可以達到更高的運行速度。本文分析了自適應(yīng)LMS算法及其在FPGA上的實現(xiàn)，并進行算法結(jié)構(gòu)的改進優(yōu)化，利用DSP Builder在Altera DE2-70平臺的FPGA芯片上實現(xiàn)相應(yīng)自適應(yīng)算法并下載到目標板上進行板級測試。
1 自適應(yīng)LMS算法[1-2]
自適應(yīng)濾波器的特點在于濾波器參數(shù)可以自動地根據(jù)某種準則調(diào)整到相應(yīng)的最優(yōu)濾波情況。其基本框圖如圖1所示。

　圖中，X(n)為輸入信號，y(n)為濾波信號，d(n)為期望信號，e(n)為誤差信號，用來調(diào)整自適應(yīng)濾波權(quán)系數(shù)。自適應(yīng)濾波函數(shù)H(z)的濾波參系數(shù)是通過一定的自適應(yīng)算法，根據(jù)誤差信號e(n)進行自動調(diào)整，目的是使得誤差e(n)的模值越來越小。
自適應(yīng)LMS算法表述如下：

2 算法的仿真和FPGA實現(xiàn)
本設(shè)計使用的工具DSP Builder是Altera公司推出的基于Altera FPGA芯片的系統(tǒng)級（算法級）設(shè)計工具，它架構(gòu)在多個軟件工具之上，并把系統(tǒng)級和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢[3]。它依賴于Matlab/Simulink進行建模和仿真，可以把建模設(shè)計文件轉(zhuǎn)換為硬件描述語言文件。
考慮橫向LMS算法的FPGA實現(xiàn)時，有兩種拓撲結(jié)構(gòu)可以選擇。一種是直接型FIR結(jié)構(gòu)，另一種是轉(zhuǎn)置型FIR結(jié)構(gòu)。從算法效果上來說，這兩種結(jié)構(gòu)是一致的，但是轉(zhuǎn)置型結(jié)構(gòu)的濾波部分的關(guān)鍵路徑會更短，能夠綜合出更高主頻的電路[4]。故在Simulink中利用DSP Builder采用轉(zhuǎn)置型LMS結(jié)構(gòu)（Transpose Form-LMS）進行建模，模型參數(shù)為8階16位定點格式。
對于收斂步長因子的選取采用二進制移位的方式，只改變數(shù)據(jù)的連線，不會增加系統(tǒng)資源消耗和計算時間消耗。這里將迭代處理部分左移動10位，即收斂步長因子為2-10，約為0.001。Simulink中，仿真信號為模值等于1的正弦波疊加方差為0.01的高斯白噪聲,建立自適應(yīng)噪聲對消模型，濾波情況如圖2所示。

利用Signal Compiler工具將模型轉(zhuǎn)換成硬件描述語言。用Quartus對轉(zhuǎn)換后的HDL進行綜合、布線布局，得到52.02 MHz（19.223 ns）的系統(tǒng)頻率表現(xiàn)。對EP2C70-F896C6芯片上單個乘法器進行測試，得到一個乘法運算需要的時間滯后為13.8 ns?？紤]上面的LMS算法，一次迭代過程至少消耗28 ns以上的時間。這說明，該LMS系統(tǒng)只能運行在35.7 MHz(28 ns)以下。如果頻率超過35.7 MHz，雖不會造成器件時序違規(guī)，但在運行時序上就不會滿足標準LMS算法。
3 算法的改進和FPGA實現(xiàn)
3.1 馳豫超前流水線優(yōu)化
通過馳豫超前流水線技術(shù)改進的TFLMS算法稱為TFDLMS（TF-Delay-LMS）算法，改進的算法結(jié)構(gòu)如下[4]：

改進結(jié)構(gòu)的特點是，在式(6)權(quán)系數(shù)更新中，誤差與輸入都不使用當前時刻的數(shù)據(jù)，而是采用過去的數(shù)據(jù)來馳豫近似計算。式(5)和式(6)在這種情況下可以同時進行流水計算，斬斷了原先串行的關(guān)鍵路徑，提高了效率。對馳豫寄存器m的個數(shù)需要合理的選取，若m太大，則對原系統(tǒng)影響較大；若太小則不易后續(xù)時序重構(gòu)的優(yōu)化，這里取m=4進行Matlab仿真。仿真結(jié)果如圖3所示。

如圖3所示，TFDLMS算法在收斂初期由于誤差e隨著濾波的進行改變一般比較大，所以在收斂過程中的性能會稍次于TFLMS算法。在穩(wěn)態(tài)的時候，由于誤差e在此刻一般比較小，所以近似手段對穩(wěn)態(tài)的影響會比較小?？紤]到改進后TFDLMS的高度并行的處理結(jié)構(gòu)，在收斂以及穩(wěn)態(tài)表現(xiàn)上的微小影響的代價是值得的。
在Simulink中建模，將TFDLMS模型轉(zhuǎn)換為HDL，在Quartus中綜合布線布局，得到122.79 MHz的頻率表現(xiàn)。由于TFDLMS采用馳豫流水計算，已經(jīng)是近似計算，因此無需考慮標準LMS算法的嚴格串行計算時間問題，此時的系統(tǒng)工作頻率可以認為是采樣吞吐頻率。顯然，改進后的算法結(jié)構(gòu)系統(tǒng)吞吐頻率有很大的提高。
3.2 時序重構(gòu)優(yōu)化
時序重構(gòu)又稱重定時（Retiming），是一種在保持系統(tǒng)功能不變的前提下改變系統(tǒng)延遲數(shù)目和分布的方法[5]。時序重構(gòu)的映射等式定義為：