FPGA設計中仿真技術解決故障的方法

　　②利用.dat文件建立bug出現(xiàn)的條件

　　用verilog語言編寫仿真文件（testbench），使用語句$readmemh或$readmemb將.dat文件中的數(shù)據(jù)存儲到一個設定的ram中，如：$readmemh(“s.dat”,ram)。

　　注意$readmemh讀取是按照十六進制數(shù)據(jù)進行（認為.dat文件中的數(shù)據(jù)都是十六進制數(shù)），會自動將其轉換為4位二進制數(shù)存入ram中，所以設定的ram位寬要是.dat文件中數(shù)據(jù)位寬的4倍；使用$readmemb時，存儲SignalTap所抓信號時，信號都要先設定為binary類型，ram位寬就是.dat文件數(shù)據(jù)的位寬。ram的深度為.dat文件中數(shù)據(jù)的個數(shù)。

　　然后在程序里把ram中數(shù)據(jù)按照所對應時鐘沿輸出到一個寄存器變量中，ram地址累加即可。

　　begin

　　data=ram[addr];

　　addr=addr+1'b1;

　　end

　　復現(xiàn)bug存在條件時，需將模塊的輸入信號與ram中的數(shù)據(jù)位相對應，仿真文件調用模塊時，將寄存器data對應位作為輸入接入即可。

　　在仿真環(huán)境中復現(xiàn)bug波形如圖5所示。

　　把圖5和圖1進行比較，可見通過這種方法我們在仿真環(huán)境下建立了bug出錯時的環(huán)境，得到相同的輸出出錯數(shù)據(jù)。

　?、坌薷某绦蚝笤诜抡姝h(huán)境驗證修改是否成功

　　修改程序后，我們只要使用同樣的環(huán)境進行仿真，并且有針對性的觀察bug是否解決。本例中出現(xiàn)bug的原因是使用了異步FIFO，改成同步FIFO后，問題應該就會解決，我們可以通過仿真驗證。修改程序后仿真的波形如圖6所示。

　　由圖6可見，修改后相同的條件FIFO讀出4個數(shù)，說明沒有讀空，符合要求，bug解決。圖7為版本編譯后上板使用SignalTap抓取的信號波形，以作比較。

　　圖5 modelsim環(huán)境下復現(xiàn)的出錯數(shù)據(jù)

　　圖6 修改程序后相同條件下的輸出數(shù)據(jù)

　　圖7 修改程序后SignalTap抓的信號

　　比較后易見，波形完全相同，說明方法可行。

　　總結

　　文中描述的方法可針對各種的故障的解決。在故障出現(xiàn)時，只需定位出錯的模塊，這些模塊內嵌一些子模塊也無妨；抓信號時將故障模塊的輸入輸出信號抓出即可；利用輸入信號重建故障環(huán)境，若仿真輸出信號和所抓輸出信號相同，說明故障環(huán)境建立正確；用這個仿真平臺就可以具體定位是哪個子模塊、哪個信號出錯，而不需要在SignalTap中把這些信號抓出來；并且在修改代碼后可以驗證是否修改成功，節(jié)省時間，很明確的證明故障真的被解決了，事半功倍。