基于FPGA高速并行采樣技術的研究

摘要：介紹一種基于四通道ADC的高速交錯采樣設計方法以及在FPGA平臺上的實現。著重闡述四通道高速采樣時鐘的設計與實現、高速數據的同步接收以及采樣數據的校正算法。實驗及仿真結果表明，同步數據采集的結構設計和預處理算法，能良好抑制并行ADC輸出信號因相位偏移、時鐘抖動等造成的失配誤差。
關鍵詞：交錯采樣；高速采樣時鐘；同步接收；信號處理

0 引言
高速、超寬帶信號采集技術在雷達、天文和氣象等領域應用廣泛。高采樣率需要高速的模／數轉換器(ADC)。目前市場上單片高速ADC的價格昂貴，分辨率較低，且采用單片超高速ADC實現的數據采集對FPGA的性能和PCB布局布線技術提出了嚴峻的挑戰(zhàn)。
利用時間交叉采樣原理，對同一信號用多個相對較低速的ADC并行采樣是可行的。本文針對某項目要求構建了四路采樣率為400 MHz的ADC和高性能FPGA接口處理平臺，實現1．6 GHz數據采集。著重討論了ADC采樣時鐘的設計、數據同步接收和校正預處理等關鍵技術，并提出軟硬件優(yōu)化方案。

1 采樣系統(tǒng)設計
1．1 多ADC并行采樣原理
時間交叉采樣原理基于使用多片相對低速的并行ADC實現高速數據采集。m路ADC中每一片ADC的采樣頻率是整個系統(tǒng)采樣頻率的1／m，通過算法調整可使每一路通道時鐘具有固定相位差，采樣數據經多路排序合并后，可達到一路ADC采樣速率m倍的效果。圖1是四路采樣時序結構，理想條件下各路時鐘相位依次相差90°。

1．2 時鐘設計
外部時鐘信號經“時鐘分配模塊1”轉換成兩路同相差分時鐘信號，一路送“時鐘分配模塊2”，另一路經PCB走線移相90°后送“時鐘分配模塊3”。模塊2，3各輸出兩路180°相差時鐘信號，最終得到依次相差近似90°的四路ADC采樣時鐘。
四路時鐘信號并非嚴格均勻相差90°，各路獨立進入“相位調整電路”微調。相位微調電路由可編程移相LC網絡組成，FPGA獨立控制四路調整電路，使相位時延控制在200～300 ps范圍。時鐘分配及調整電路結構如圖2所示。