基于FPGA的高性能DAC芯片測(cè)試與研究

　　2.3 軟件設(shè)計(jì)

　　軟件代碼采用硬件描述語(yǔ)言Verilog實(shí)現(xiàn)。FPGA產(chǎn)生待測(cè)信號(hào)包括Test（全零、全一等）、Ladder（階梯波）和Sin（正弦波）。其中Test信號(hào)用于測(cè)試DAC芯片的靜態(tài)特性參數(shù)失調(diào)誤差和增益誤差，Ladder信號(hào)用于測(cè)試DNL和INL，Sin信號(hào)用于測(cè)試動(dòng)態(tài)特性參數(shù)SNR、SINAD、ENOB、THD和SFDR。

　　數(shù)據(jù)分析和計(jì)算過(guò)程主要通過(guò)Matlab 軟件實(shí)現(xiàn)。DAC 芯片輸入全零和全一信號(hào)，可計(jì)算出失調(diào)誤差和增益誤差；使用階梯波信號(hào)測(cè)試INL 和DNL 時(shí)，為了測(cè)試精確度，將12位輸入數(shù)據(jù)分成高中低各四個(gè)位進(jìn)行測(cè)試。DAC 的動(dòng)態(tài)特性參數(shù)測(cè)試采用快速傅里葉變換的方法，將Signal tap II 工具取出數(shù)據(jù)經(jīng)過(guò)FFT 和其他運(yùn)算，得到SNR、SINAD、ENOB、THD 和SFDR 等動(dòng)態(tài)特性參數(shù)，它們可以全面地反映DAC 的動(dòng)態(tài)特性，這里精確到14 階諧波。

　　3 測(cè)試結(jié)果

　　Test 信號(hào)測(cè)試：DAC輸入全一狀態(tài)的輸出電壓為760 mV,輸入全零狀態(tài)的輸出電壓為276 uV，經(jīng)過(guò)Matlab 計(jì)算，失調(diào)誤差是0.036%，增益誤差是3.63%。

　　Ladder 信號(hào)測(cè)試：在計(jì)算INL 和DNL 時(shí)，DAC 輸入高中低各四個(gè)位的測(cè)試原理相同，以中四位為例來(lái)介紹。n=12，i 從24～28 位變化，用1LSB 來(lái)表示，測(cè)定輸出的15 次（Step）階梯波，轉(zhuǎn)換成電壓值，部分?jǐn)?shù)據(jù)如表1 所示，每列數(shù)據(jù)分別表示階數(shù)、測(cè)試最小值、測(cè)試最大值、測(cè)試平均值、理想數(shù)值以及考慮小電流影響后最終電壓值。使用Matlab 軟件分析數(shù)據(jù)后得到INL 和DNL 曲線如圖2 和圖3 所示。

表1 15 次階梯波電壓值

圖2 INL 分析曲線

圖3 DNL 分析曲線