基于FPGA的帶CRC校驗的異步串口通信

作者：時間：2010-12-23 來源：網(wǎng)絡(luò)

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③CRC碼生成
循環(huán)冗余校驗(cyclic redundancy check，CRC)是一種在數(shù)據(jù)傳輸中廣泛應(yīng)用的差錯檢測方法。CRC的設(shè)計思想是將數(shù)據(jù)包當(dāng)作一個多位的二進制數(shù)，用這個二進制數(shù)除以一個選定的多項式，所得的余數(shù)作為校驗數(shù)據(jù)直接附加在數(shù)據(jù)后面發(fā)送出去，在接收端對數(shù)據(jù)除以相同的多項式如余數(shù)為零則表示沒有錯誤被檢測到。CRC的工作過程如下：假設(shè)需要發(fā)送的數(shù)據(jù)為8位，校驗多項式一般為X16+X12+X5+1。首先將發(fā)
送數(shù)據(jù)左移16位生成一個新的數(shù)列，然后采用模2運算(異或)將新數(shù)列除以校驗多項式，所得余數(shù)序列即為冗余循環(huán)碼，將其直接加到數(shù)據(jù)后面即可。
部分程序如下：

將生成CRC碼與接收到得CRC碼進行比較，判斷傳輸過程是否有誤，若無誤就將數(shù)據(jù)信息發(fā)送出去。
1．2．3 數(shù)據(jù)發(fā)送
數(shù)據(jù)發(fā)送部分的功能是將檢驗完畢后的正確數(shù)據(jù)發(fā)送出去，實際上是一個并／串轉(zhuǎn)換。當(dāng)數(shù)據(jù)校驗正確后err置位，通過pos_err濾波檢測err的上升沿，上升沿到來時pos_err置高1個時鐘周期，此時開始進行數(shù)據(jù)發(fā)送。串口通信的傳輸格式是：1位起始位，8位數(shù)據(jù)為，1位停止位。所以需要將數(shù)據(jù)裝載成發(fā)送格式，然后再發(fā)送出去。發(fā)送時先發(fā)送起始位O，再發(fā)送數(shù)據(jù)低位，然后發(fā)送高位，最后在發(fā)送停止位1。這部分用計數(shù)器num進行計數(shù)，在case(num)語句塊里，分別發(fā)送這10位。

2 實驗驗證
按照以上設(shè)計方案編寫Verilog HDL程序，下載到FPGA芯片中，通過微機與設(shè)計系統(tǒng)的通信來驗證該設(shè)計方案的可行性與可靠性。下載程序前，事先連接電路，連接好電源、串口線、 Byteblaster下載電纜。程序代碼用開發(fā)軟件QuartusⅡ5．O下載到FPGA芯片里，具體操作步驟如下：
新建Verilog HDL文件→輸入并保存代碼→新建工程→設(shè)置選項(選擇目標(biāo)芯片，本實驗用的是cyclone公司的EPlC6T144C8N，配置方式，下載方式等)→編譯→配置引腳→編譯→選擇下載電纜→下載運行。
按照以上步驟下載好程序即可以進行實驗驗證。微機串口調(diào)試助手的選項如下：波特率：96 000 b／s；校驗位：NONE；數(shù)據(jù)位：8位；停止位：1位；接收區(qū)設(shè)置：16進制顯示；發(fā)送端設(shè)置：16進制發(fā)送。
表1所示為實驗驗證結(jié)果，其中的12的CRC碼為3273，34的CRC碼是76D7。

實驗驗證結(jié)果可以看出，數(shù)據(jù)傳送的正確率很高。

3 結(jié)語
簡單介紹了FPGA芯片、Verilog HDL、串口通信協(xié)議以及硬件電路設(shè)計，詳細分析了軟件部分各個模塊的設(shè)計方法，并下載程序到FPGA芯片，通過微機與系統(tǒng)之間的串口通信，驗證了該設(shè)計的可行性與可靠性。在實現(xiàn)過程中，著重分析了移位串／并，并／串轉(zhuǎn)換過程，并加入CRC檢驗碼生成過程和具體校驗過程，用Verilog HDL語言編程，實現(xiàn)了串口通信的采集、數(shù)據(jù)處理、數(shù)據(jù)發(fā)送的全過程。該方案的特點是實現(xiàn)容易，速度快，效率高，實用性強，可以廣泛應(yīng)用于終端、打印機、邏輯分析儀、磁盤等與計算機相距不遠的人-機交互設(shè)備和串行存儲的外部設(shè)備。