基于FPGA 的低成本長(zhǎng)距離高速傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：為解決目前高速信號(hào)處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問(wèn)題，設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號(hào)，穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時(shí)鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計(jì)算模塊均在FPGA 內(nèi)利用VHDL 語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。
　　0、引言

　　在地質(zhì)勘探、工業(yè)環(huán)境監(jiān)測(cè)、大型科學(xué)實(shí)驗(yàn)等領(lǐng)域中需要將實(shí)時(shí)采集到的大量數(shù)據(jù)以較高的速率傳輸距離較遠(yuǎn)，復(fù)雜而龐大的數(shù)據(jù)傳輸任務(wù)給傳輸系統(tǒng)的設(shè)計(jì)帶來(lái)極大的挑戰(zhàn)。目前常見(jiàn)的遠(yuǎn)距離高速傳輸方案多采用較為復(fù)雜的光纖通道等方案，系統(tǒng)的成本、設(shè)計(jì)難度、體積和功耗都相對(duì)較大，限制了其應(yīng)用場(chǎng)合。

　　LVDS（Low Voltage Differential Signaling）是一種小振幅差分信號(hào)技術(shù)，它允許單個(gè)信道傳輸速率達(dá)到每秒數(shù)百兆比特，其特有的低振幅及恒流源模式驅(qū)動(dòng)只產(chǎn)生極低的噪聲，消耗非常小的功率。LVDS 是目前常見(jiàn)的高速數(shù)據(jù)傳輸方案，但其多用于芯片間、背板間或設(shè)備間進(jìn)行近距離的數(shù)據(jù)傳輸。

　　本文中提出的高速數(shù)據(jù)遠(yuǎn)距離傳輸系統(tǒng)方案以Altera 公司Cyclone III 系列低成本FPGA 芯片EP3C5E144C8 的為核心，以LVDS 信號(hào)為基礎(chǔ)，通過(guò)增加信道編碼、數(shù)據(jù)時(shí)鐘恢復(fù)、預(yù)加重和均衡等技術(shù)，保證了數(shù)據(jù)傳輸?shù)姆€(wěn)定性和同步性。保證采用UTP-5 雙絞線為傳輸介質(zhì)時(shí)傳輸速率不低于400Mbps，傳輸距離為50 米時(shí)上的，實(shí)現(xiàn)低成本的遠(yuǎn)距離高速數(shù)據(jù)傳輸。

　　1、方案總體設(shè)計(jì)

　　LVDS 信號(hào)一種低振幅高速差分信號(hào)，由于其電氣特性決定了其傳輸距離有限。為了滿足系統(tǒng)使用UTP-5 雙絞線實(shí)現(xiàn)距離50m 的數(shù)據(jù)傳輸要求，需要通過(guò)增加預(yù)加重和均衡技術(shù)來(lái)恢復(fù)線路上傳輸?shù)男盘?hào)波形。由于傳輸距離較遠(yuǎn)且傳輸速率較高，無(wú)法直接采用傳送位時(shí)鐘信號(hào)和幀同步脈沖來(lái)保證系統(tǒng)同步。本系統(tǒng)采取接收端從接收數(shù)據(jù)中恢復(fù)時(shí)鐘信號(hào)的方法簡(jiǎn)化系統(tǒng)設(shè)計(jì)方案。

　　系統(tǒng)整體設(shè)計(jì)框圖如圖1 所示，整個(gè)系統(tǒng)的核心模塊包括了8B/10B 編碼、CDR（時(shí)鐘恢復(fù)）、并-串/串-并轉(zhuǎn)換模塊、LVDS 接口電路、電纜驅(qū)動(dòng)器（Cable Driver）和電纜均衡器（Cable Equalizer）等。數(shù)據(jù)在發(fā)送端的FPGA 內(nèi)經(jīng)過(guò)8B/10B 編碼，并-串轉(zhuǎn)換經(jīng)LVDS 模式的I/O 端口轉(zhuǎn)化為L(zhǎng)VDS 信號(hào)，然后經(jīng)過(guò)線路驅(qū)動(dòng)器芯片CLC001 預(yù)加重后，通過(guò)UTP-5 雙絞線傳出數(shù)據(jù)。接收端收到的信號(hào)經(jīng)過(guò)均衡器芯片LMH0074SQ 均衡后進(jìn)入FPGA，在接收端FPGA 內(nèi)，數(shù)據(jù)先經(jīng)過(guò)CDR 模塊提取時(shí)鐘信號(hào)，然后字對(duì)齊后經(jīng)過(guò)串-并轉(zhuǎn)換產(chǎn)生并行數(shù)據(jù)流，最后經(jīng)過(guò)8B/10B 解碼模塊得到傳輸數(shù)據(jù)。
　　整個(gè)系統(tǒng)除電纜驅(qū)動(dòng)器和電纜均衡器采用專用芯片外其它功能均在FPGA內(nèi)部實(shí)現(xiàn)，從而極大的減小了系統(tǒng)的復(fù)雜度和PCB 板的面積。

圖1 系統(tǒng)整體框圖

　　2.FPGA 關(guān)鍵模塊設(shè)計(jì)

　　FPGA 作為系統(tǒng)的核心芯片，根據(jù)系統(tǒng)整體方案的設(shè)計(jì)思路，F(xiàn)PGA 中含有的模塊主要有信道編解碼模塊、數(shù)據(jù)時(shí)鐘恢復(fù)模塊、串/并轉(zhuǎn)換模塊。

　　2.1 信道編解碼模塊

　　在高速數(shù)據(jù)傳輸過(guò)程中，為了使數(shù)據(jù)時(shí)鐘恢復(fù)模塊中的數(shù)字鎖相環(huán)能夠得到足夠充足的跳變沿信息，需要采用信道編解碼技術(shù)消除或減少數(shù)字電信號(hào)中的直流和低頻分量。8B/10B 編碼是其中最常用的一種編碼方式。

　　8B/10B 編碼被廣泛應(yīng)用于多種高速串行通信協(xié)議中。它將8bits 的基帶信號(hào)映射成10bits 的數(shù)據(jù)進(jìn)行發(fā)送，防止在基帶數(shù)據(jù)中過(guò)多的0 碼流或1 碼流。通過(guò)8B/10B 編碼可以提高數(shù)據(jù)在鏈路上的傳輸?shù)男阅?；使接收器可以正確地恢復(fù)時(shí)鐘；提高碼流中一個(gè)或者多個(gè)比特錯(cuò)誤的檢測(cè)能力；定義特定的碼元使接收器能夠正確地對(duì)齊碼元。在本系統(tǒng)中分別在兩塊FPGA 中實(shí)現(xiàn)了8B/10B 編碼模塊和8B/10B 解碼模塊。

　　8B/10B 編碼模塊如圖2 所示，該模塊在邏輯上又分成3B/4B 編碼模塊、5B/6B 編碼模塊、RD 控制模塊等3 部分。編碼器首先將接收到的8B 數(shù)據(jù)分成3 bit 和5 bit 兩部分，然后分別編碼成4 bit 和6 bit，編碼完成的4 bit 和6 bit 再按順序組合成10B 碼。整個(gè)系統(tǒng)首先將3 bit 編碼成4 bit，RD 控制器讀出4 bit 數(shù)據(jù)的RD 值，然后反饋控制5B／6B 編碼模塊選擇合適的編碼。最終RD 控制器判斷10B 數(shù)據(jù)的RD 值，若滿足要求則輸出，否則將報(bào)錯(cuò)。
圖2 8B/10B 編碼模塊邏輯框圖