基于FPGA 的低成本長距離高速傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

　　4.數(shù)據(jù)測試及系統(tǒng)性能分析

　　4.1 系統(tǒng)測試方案

　　測試方案主要對系統(tǒng)的靜態(tài)功耗、動態(tài)功耗以及在50 米傳輸距離時的數(shù)據(jù)傳輸速率及相應(yīng)的誤碼率進(jìn)行測試。測試方案連接框圖如圖6所示。測試所用數(shù)據(jù)存在發(fā)送端例化的ROM 中，接收端FPGA 中例化有FIFO 和ROM，F(xiàn)IFO 用來存儲接收的數(shù)據(jù),ROM 中則存儲有和發(fā)送端ROM 中相同的數(shù)據(jù)，用來計(jì)算誤碼率。同時，在接收端FPGA 中有接收數(shù)據(jù)計(jì)數(shù)器和錯誤比特計(jì)數(shù)器模塊，通過設(shè)置SignalTap II 的觸發(fā)信號和想觀察的信號，就可以在SignalTap IILogic Analyzer 的窗口中實(shí)時的看到這些信號。

圖6 系統(tǒng)測試方案

　　4.2 功耗測試

　　本系統(tǒng)通過直流穩(wěn)壓電源供電，方便計(jì)算整個系統(tǒng)的功耗。經(jīng)測試發(fā)現(xiàn)，在不同的傳輸速率時系統(tǒng)的功耗差別不大，動態(tài)功耗典型值為數(shù)據(jù)傳輸速率100Mbps 時，系統(tǒng)消耗電流0.24A，供電電壓3.3V，系統(tǒng)功耗為792mW。靜態(tài)功耗測量時，不發(fā)送數(shù)據(jù)，但保持50 米雙絞線接入，電流為0.20A，供電電壓為3.3V，靜態(tài)功耗為660mW。

　　4.3 誤碼率測試

　　在發(fā)送端的FPGA 中采用ROM 來存儲數(shù)據(jù)，通過狀態(tài)機(jī)transmitter_fsm_3b 來控制數(shù)據(jù)的發(fā)送，狀態(tài)轉(zhuǎn)移圖如圖7上圖所示。接收端則采用FIFO 來存儲數(shù)據(jù)，同時接收端ROM 中存有和發(fā)送端相同的數(shù)據(jù)，以實(shí)現(xiàn)接受數(shù)據(jù)與原始數(shù)據(jù)的對比，計(jì)算誤碼率，接收端通過狀態(tài)機(jī)receiver_fsm_3b 來控制數(shù)據(jù)的接收以及誤碼率的計(jì)算，狀態(tài)轉(zhuǎn)移圖如圖7下圖所示。由于EP3C15F144C8 的RAM 大小總共只有512kbits，再加上signal tap 的開銷，所以例化的ROM 和FIFO 比較小，ROM 大小為8Kbyte，內(nèi)部存儲數(shù)據(jù)由00H～FFH 一直重復(fù)，把一次ROM 數(shù)據(jù)的發(fā)送當(dāng)成一個幀。每發(fā)送一次ROM 數(shù)據(jù)即比較一次FIFO 中與原始ROM 中的數(shù)據(jù)。重復(fù)發(fā)送20000 次，總bit 數(shù)等于20000 次*（8192*8）bit= 1469120000bit。因?yàn)榻邮斩说臄?shù)據(jù)時鐘恢復(fù)和字對齊需要一定的時間，因而實(shí)際成功重復(fù)次數(shù)不到20000 次，可通過專門的計(jì)數(shù)器來確定實(shí)際重復(fù)次數(shù)。

圖7 狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖

　　在接收端通過SignalTap II Logic Analyzer 實(shí)時查看接收數(shù)據(jù)rx_data、錯誤比特數(shù)error_accumulator 和成功重復(fù)次數(shù)packet_counter，圖8 為SignalTap II Logic Analyzer 接收數(shù)據(jù)的窗口顯示。誤碼率可通過式1 求得：

　　誤碼率=錯誤比特數(shù)/（成功重復(fù)次數(shù)×8192×8） (1)
圖8 SignalTap II Logic Analyzer 數(shù)據(jù)接收窗口顯示

　　傳輸速率及相應(yīng)誤碼率如表1 所示，在傳輸數(shù)據(jù)為400Mbps,傳輸距離為50 米是誤碼率仍為0。由于選用的均衡器LM0074SQ 的極限速率為540Mbps,因而在數(shù)據(jù)速率為500Mbps 時誤碼率急劇增大。

表1 傳輸速率及相應(yīng)誤碼率

　　5.總結(jié)

　　本系統(tǒng)高速數(shù)據(jù)遠(yuǎn)距離傳輸方案以Altera 公司的Cyclone III 系列EP3C5E144C8 為核心，使用LVDS 信號傳輸數(shù)據(jù)，通過信道編碼、數(shù)據(jù)時鐘恢復(fù)、預(yù)加重和均衡等技術(shù)的使用，保證了數(shù)據(jù)傳輸?shù)姆€(wěn)定性和同步性，在傳輸速率為400Mbps，傳輸距離為50 米時，誤碼率為0。可以廣泛的應(yīng)用于各種高速遠(yuǎn)距離數(shù)據(jù)傳輸?shù)膱龊稀?p>　　Altera 公司新推出的Cyclone IV GX FPGA 中含有8 個收發(fā)器，具有時鐘數(shù)據(jù)恢復(fù)(CDR)功能，并有在片內(nèi)集成可編程預(yù)加重設(shè)置和可調(diào)差分輸出電壓(VOD)提高了信號完整性。本文的后續(xù)工作將在Cyclone IV GX 上實(shí)現(xiàn)本系統(tǒng)的所有功能，以進(jìn)一步提高數(shù)據(jù)傳輸速率、傳輸距離、誤碼率等指標(biāo)。