基于FPGA的數(shù)字幅頻均衡功率放大器的解決方案

摘要：提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的設(shè)計(jì)方案。系統(tǒng)在完成基于AD620前級(jí)小信號(hào)放大電路設(shè)計(jì)的基礎(chǔ)上，分析了阻帶網(wǎng)絡(luò)的幅頻特性；結(jié)合分析結(jié)果與FIR 濾波算法給出了相應(yīng)的濾波器組成方案。后級(jí)功率放大電路采用分立MOS 管實(shí)現(xiàn)。

　　在現(xiàn)代通信系統(tǒng)中，碼間干擾是制約通信質(zhì)量的重要因素。為了減小碼間干擾，需要對(duì)信道進(jìn)行適當(dāng)?shù)难a(bǔ)償，以減小誤碼率，提高通信質(zhì)量，接收機(jī)中能夠補(bǔ)償或減小接收信號(hào)碼間干擾的補(bǔ)償器稱為均衡器。。本文提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的解決方案。

　　1 系統(tǒng)總體設(shè)計(jì)

　　本文設(shè)計(jì)了一種數(shù)字信號(hào)幅頻均衡功率放大器的實(shí)現(xiàn)方案。設(shè)計(jì)主要由四個(gè)模塊組成。分別為小信號(hào)放大，帶阻網(wǎng)絡(luò)衰減，數(shù)字信號(hào)幅度的均衡處理以及功率放大。其中小信號(hào)放大部分由精密度高、噪音系數(shù)小的運(yùn)算放大器AD620 實(shí)現(xiàn)；數(shù)字信號(hào)處理部分以FPGA 為處理核心，輔助以A/D、D/A 模塊進(jìn)行模擬信號(hào)和數(shù)字信號(hào)的轉(zhuǎn)換；末級(jí)功放電路采用分立的MOS管來實(shí)現(xiàn)。

　　2 硬件電路設(shè)計(jì)

　　2.1 前置放大電路設(shè)計(jì)

　　前置小信號(hào)放大器利用低功耗高精度的儀表運(yùn)放AD620[3]，在運(yùn)放1 管腳和8 管腳之間介入可變電阻來實(shí)現(xiàn)增益可控，以滿足題目中要求放大倍數(shù)不小于400 倍。前級(jí)放大電路如圖1所示。根據(jù)AD620 的內(nèi)部結(jié)構(gòu)，其增益表達(dá)式如下：

　　Au=(R1+R2)/RG+1=49.4k Ω / RG+1，其中，RG 的單位為k Ω 。

圖1 AD620 放大電路

　　2.2 帶阻網(wǎng)絡(luò)的計(jì)算

　　阻帶網(wǎng)絡(luò)電路(詳見賽題)。根據(jù)基爾霍夫定律：

　　I1=I2+I3 (1)

　　U1= I1Z1+I3Z3 (2)

　　I3Z3= I2Z2+ U2 (3)

　　U2= I2RL=600*I2 (4)

　　由式(1)(2)(3)(4)得U1 、U2 的關(guān)系：

　?。ㄆ渲?，Z1、 Z2 、Z3 分別為各諧振網(wǎng)絡(luò)的總阻抗）